扇出型晶圓級封裝：實(shí)現(xiàn)異構(gòu)集成的關(guān)鍵技術(shù)

逍遙設(shè)計自動化

引言
扇出型晶圓級封裝（FOWLP）是近年來備受關(guān)注的先進(jìn)封裝技術(shù)，能夠?qū)崿F(xiàn)多芯片和組件的異構(gòu)集成。本文將概述FOWLP技術(shù)、關(guān)鍵工藝步驟、優(yōu)勢、挑戰(zhàn)和新興趨勢[1]。
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FOWLP簡介
3 n  I4 B6 o, d  p/ kFOWLP在傳統(tǒng)晶圓級芯片尺寸封裝（WLCSP）的基礎(chǔ)上，允許重布線層（RDL）延伸至芯片邊緣之外。這種"扇出"的RDL提供了幾個主要優(yōu)勢：

提高I/O密度和布線靈活性

改善熱性能和電氣性能

能夠集成多個芯片和無源元件

減小封裝厚度
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. O" h& v9 ]: y: K! [) j/ o圖1展示了FOWLP封裝的基本結(jié)構(gòu)。

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圖1：扇出型晶圓級封裝的基本結(jié)構(gòu)示意圖，顯示RDL延伸至芯片邊緣之外。
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關(guān)鍵工藝步驟
5 W+ F% o3 ?3 _  BFOWLP的主要工藝步驟包括：

晶圓切割：將制造好的晶圓切割成單個已知良好芯片（KGD）。

芯片放置：將KGD以特定間距拾取并放置在臨時載體晶圓上，以實(shí)現(xiàn)扇出。

模塑：注入環(huán)氧模塑料（emc）填充芯片之間的空隙，形成重構(gòu)晶圓。

載體移除：去除臨時載體，露出芯片的有源面。

RDL形成：沉積和圖案化多層介電質(zhì)和金屬，形成RDL。

球焊：放置焊球以實(shí)現(xiàn)二級互連。

切割：將重構(gòu)晶圓切割成單個封裝。
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- z/ P( J. Z, P3 q1 C# ?- d圖2說明了這些關(guān)鍵工藝步驟。

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圖2：芯片優(yōu)先、芯片面朝下FOWLP工藝流程，展示從晶圓切割到最終封裝切割的關(guān)鍵步驟。
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芯片優(yōu)先與芯片后置方法
0 @2 i. l+ `* N$ M0 x5 R- [6 lFOWLP有兩種主要方法：

. [% g  }: G1 E9 N1. 芯片優(yōu)先：在形成RDL之前將芯片嵌入模塑料中�？蛇M(jìn)一步分為：

芯片面朝下

芯片面朝上

  d3 N% O8 |5 T" c. Q2. 芯片后置（RDL優(yōu)先）：在芯片附著之前在載體上形成RDL。

7 ]5 p3 I: P- x7 i* a0 ^每種方法都有各自的優(yōu)勢和挑戰(zhàn)。芯片優(yōu)先方法更適用于低I/O數(shù)量的應(yīng)用，而芯片后置方法更適合非常高密度的RDL。

7 m9 K; E( R# s! Q- z5 FRDL形成
RDL是FOWLP的關(guān)鍵元素，提供扇出互連。RDL形成的主要考慮因素包括：

介電材料選擇（如聚酰亞胺、ABF）

金屬沉積和圖案化技術(shù)

通孔形成

線寬/間距能力

圖3顯示了典型多層RDL結(jié)構(gòu)的橫截面。


. |) b  N+ Z3 O3 W圖3：FOWLP中多層RDL結(jié)構(gòu)的橫截面SEM圖像，可見銅跡線和通孔。

) W3 U. w) A+ t" ?板級封裝
為提高制造效率，正在向更大尺寸的板級扇出封裝發(fā)展。這允許同時生產(chǎn)更多封裝。

5 S' g1 }' r- w% _, ^- R; W圖4顯示了用于扇出封裝的大型板的示例。

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圖4：用作板級扇出封裝臨時載體的大型玻璃板（515mm x 510mm），可提高生產(chǎn)效率。

0 A1 G, G$ `4 p異構(gòu)集成
  b% C. z! i) [2 MFOWLP的一個主要優(yōu)勢是能夠?qū)⒍鄠�芯片和組件集成到單個封裝中。這種異構(gòu)集成能力實(shí)現(xiàn)了：

尺寸縮小

性能提升

成本優(yōu)化

定制解決方案
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) L2 U7 [5 w9 O9 [) b) O$ M; U圖5說明了使用FOWLP進(jìn)行異構(gòu)集成的示例。


圖5：在扇出基板上集成多個芯片的異構(gòu)集成，展示了在單個封裝中組合不同組件的能力。
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- C, o" a0 k8 o混合基板
" p5 {! D& w1 o% m對于非常高密度的應(yīng)用，正在開發(fā)將有機(jī)中間層與建立基板相結(jié)合的混合基板。這種方法提供：
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超細(xì)線/間距RDL

改善電氣性能

芯片I/O間距與PCB間距之間的橋接

+ y& \/ I5 K( p4 ^$ G圖6顯示了混合基板的結(jié)構(gòu)。

. u5 I% q! x. R# @& f! q0 I; c
& b  E& h2 d+ c) M: F4 @5 m( b圖6：混合基板結(jié)構(gòu)，結(jié)合了具有細(xì)間距RDL的有機(jī)中間層和建立封裝基板，用于高密度異構(gòu)集成。

主要挑戰(zhàn)
FOWLP技術(shù)面臨的一些主要挑戰(zhàn)包括：
1. 翹曲控制：材料之間的CTE不匹配可能導(dǎo)致翹曲問題。
1 ^  s' S0 }0 [2 b/ U/ N* p2. 細(xì)間距RDL形成：實(shí)現(xiàn)超細(xì)線/間距具有挑戰(zhàn)性，特別是在大尺寸板上。
' Q, {7 ]' {9 A# ]2 Q3. 已知良好芯片（KGD）的可用性：獲得KGD對維持良率非常重要。
4. 熱管理：對于高功率應(yīng)用，散熱可能成為問題。
5. 可靠性：確保在各種使用條件下的長期可靠性。
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可靠性測試
對FOWLP封裝進(jìn)行嚴(yán)格的可靠性測試必不可少。常見的測試包括：
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熱循環(huán)：評估焊點(diǎn)可靠性

跌落測試：適用于移動應(yīng)用

濕敏度：評估封裝穩(wěn)健性
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0 T' e; I5 j. d4 {圖7顯示了熱循環(huán)測試結(jié)果的示例。


圖7：扇出封裝在熱循環(huán)條件下焊點(diǎn)可靠性的韋伯圖。
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仿真和建模
有限元分析（FEA）廣泛用于模擬和優(yōu)化FOWLP設(shè)計。重點(diǎn)關(guān)注的領(lǐng)域包括：
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翹曲預(yù)測

應(yīng)力分析

熱管理

電氣性能

' n" J. Z" q  T8 N' m4 o- D圖8展示了用于熱-機(jī)械仿真的FEA模型。


, O; a3 C% x/ u, J0 \4 c圖8：用于熱-機(jī)械仿真的異構(gòu)集成封裝有限元模型，用于預(yù)測關(guān)鍵區(qū)域的應(yīng)力和應(yīng)變。

新興趨勢
# R. F  ^. v0 A0 S, RFOWLP技術(shù)的新興趨勢包括：
4 p3 y) a& l& z1. 板級封裝：轉(zhuǎn)向更大尺寸的板以提高效率。
9 S  T7 V8 G5 h% V  I7 B- S. C2. Chiplet集成：在封裝中組合多個較小的芯片或"chiplet"。
* r% v9 e4 O  q3. 2.5D/3D集成：垂直堆疊芯片以增加密度。
9 o$ I5 _* S$ ^8 u4. 嵌入式組件：在封裝內(nèi)集成無源和有源組件。
* y: Z$ ~8 {& z6 o. t' |, K9 v5. 先進(jìn)材料：開發(fā)新的模塑料、介電質(zhì)和導(dǎo)電材料。

應(yīng)用
FOWLP在廣泛的應(yīng)用領(lǐng)域中得到使用，包括：

移動設(shè)備

汽車電子

物聯(lián)網(wǎng)（IoT）設(shè)備

人工智能（AI）加速器

高性能計算

8 R  D. }. @  v  P" `異構(gòu)集成能力使FOWLP特別適合系統(tǒng)級封裝（SiP）解決方案。

結(jié)論
6 D9 X  X5 U$ ?( C扇出型晶圓級封裝已成為實(shí)現(xiàn)異構(gòu)集成和先進(jìn)電子系統(tǒng)的關(guān)鍵技術(shù)。高密度互連、性能改善和緊湊形態(tài)因素的能力使其非常適合下一代應(yīng)用。雖然仍面臨挑戰(zhàn)，但材料、工藝和設(shè)計工具的持續(xù)發(fā)展正在擴(kuò)展FOWLP技術(shù)的能力。

隨著電子行業(yè)不斷要求在更小的形態(tài)因素中實(shí)現(xiàn)更高水平的集成和性能，F(xiàn)OWLP有望在滿足這些需求方面發(fā)揮越來越重要的作用。向板級封裝的趨勢和混合基板的開發(fā)正在為超高密度集成開辟新的可能性。
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研究人員和制造商不斷推動FOWLP的可能性邊界，改進(jìn)線/間距能力，增加板尺寸，開發(fā)新的架構(gòu)。隨著技術(shù)的成熟，我們可以期待看到FOWLP在廣泛的應(yīng)用領(lǐng)域中實(shí)現(xiàn)更先進(jìn)的異構(gòu)集成解決方案。
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" n$ x+ `  ?7 p' K) ]. _: h$ x/ n( l. `參考文獻(xiàn)
[1] J. H. Lau, "Fan-Out Technology," in Flip Chip, Hybrid Bonding, Fan-In, and Fan-Out Technology. Singapore: Springer Nature Singapore Pte Ltd., 2024, ch. 4, pp. 233-419.

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