搞硬件的同事，傳了我一些很好的 LDO基礎知識

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本節(jié)分享下LDO的基礎知識，主要來源于Ti的文檔《LDO基礎知識》，原文檔下載鏈接如下：https://www.ti.com.cn/cn/lit/eb/zhcy089a/zhcy089a.pdf
內(nèi)容會回答這些問題：
1、當輸入電壓與目標輸出電壓壓差不滿足Vdropout，會發(fā)生什么？
2、決定Vdropout電壓大小的因素是什么？
3 ]9 E. n1 J: {1 \4 \3、芯片選定后，Vdropout電壓就是固定的嗎？與電壓，電流是否有關？
; F+ S0 q1 H$ u( l4、溫度，直流電壓對濾波電容有哪些影響？
9 c- F% A! y5 ]1 I% ]( N5、LDO封裝如何選擇？
3 c2 |5 e1 M) B# f3 Q6、LDO輸出過流了會發(fā)生什么？
7、給定芯片的PSRR是固定的嗎？跟哪些因素有關？
: ~! |9 @5 K! U: v3 _9 T' T: L# y8、LDO輸入輸出之間并聯(lián)的肖特基二極管是干什么用的？
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壓降
4 E  A( x2 @2 |: x3 J, E0 _低壓降穩(wěn)壓器 (LDO) 是一種用于調(diào)節(jié)較高電壓輸入產(chǎn)生的輸出電壓的簡單方法。在大多數(shù)情況下，低壓降穩(wěn)壓器都易于設計和使用。然而，如今的現(xiàn)代應用都包括各種各樣的模擬和數(shù)字系統(tǒng)，而有些系統(tǒng)和工作條件將決定哪種LDO最適合相關電路，因此，現(xiàn)在我們需要關注這些決定性因素。

什么是壓降
壓降電壓VDO，是指為實現(xiàn)正常穩(wěn)壓，輸入電壓VIN必須高出所需輸出電壓VOUT(nom) 的最小壓差。
請參見公式 1：
  z' y7 q+ @4 N( t9 ~. N


如果 VIN 低于此值，線性穩(wěn)壓器將以壓降狀態(tài)工作，不再調(diào)節(jié)所需的輸出電壓。在這種情況下，輸出電壓 VOUT(dropout)將等于 VIN 減去壓降電壓的值（公式 2）：
9 r1 W  s! N( M/ H# K; [% E


以調(diào)節(jié)后電壓為 3.3V 的 TPS799 等 LDO 為例：當輸出200mA 電流時，TPS799 的最大壓降電壓指定為 175mV。只要輸入電壓為 3.475V 或更高，就不會影響調(diào)節(jié)過程。但是，輸入電壓降至 3.375V 將導致 LDO 以壓降狀態(tài)工作并停止調(diào)節(jié)，如圖 1 所示。



雖然應將輸出電壓調(diào)節(jié)為 3.3V，但TPS799沒有保持穩(wěn)壓所需的余量電壓。因此，輸出電壓將開始跟隨輸入電壓變化。
; ]0 I1 [" v, \3 L3 h- s決定壓降的因素是什么？
壓降主要由 LDO 架構(gòu)決定。為說明原因，讓我們來了解一下 P 溝道金屬氧化物半導體(PMOS) 和 N 溝道 MOS (NMOS) LDO，并對比其工作情況。
: b8 N9 p, G5 q( L  TPMOS LDO
圖 2 所示為 PMOS LDO 架構(gòu)。為調(diào)節(jié)所需的輸出電壓，反饋回路將控制漏-源極電阻 RDS。隨著 VIN 逐漸接近 VOUT(nom)，誤差放大器將驅(qū)動柵-源極電壓 VGS 負向增大，以減小 RDS，從而保持穩(wěn)壓。
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2 |: B& x6 c, ]! X% j* `但是，在特定的點，誤差放大器輸出將在接地端達到飽和狀態(tài)，無法驅(qū)動 VGS 進一步負向增大。RDS 已達到其最小值。將此 RDS 值與輸出電流 IOUT 相乘，將得到壓降電壓。
# M0 C8 {; L& E. g3 N) P請記住，隨著 VGS 負向增大，能達到的 RDS 值越低。通過提升輸入電壓，可以使VGS 值負向增大。因此，PMOS 架構(gòu)在較高的輸出電壓下具有較低的壓降。圖 3 展示了此特性。
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7 c; Z( a/ E8 L6 n. z. `% v4 g
& D% g) h/ w( B; W0 g% L7 X如圖 3 所示，TPS799 的壓降電壓隨輸入電壓（也適用于輸出電壓）增大而降低。這是因為隨著輸入電壓升高 VGS會負向增大。
NMOS LDO
' ~6 m' a. @% DNMOS 架構(gòu)如圖 4 所示，反饋回路仍然控制 RDS。但是，隨著VIN 接近 VOUT(nom)，誤差放大器將增大 VGS 以降低 RDS，從而保持穩(wěn)壓。
1 B# ]4 T7 X. V0 V* S  ]

在特定的點，VGS 無法再升高，因為誤差放大器輸出在電源電壓 VIN 下將達到飽和狀態(tài)。達到此狀態(tài)時，RDS處于最小值。將此值與輸出電流 IOUT 相乘，會獲得壓降電壓。
6 B0 h. e8 N$ ?0 [1 ^- J% |不過這也會產(chǎn)生問題，因為誤差放大器輸出在 VIN 處達到飽和狀態(tài)，隨著 VIN 接近 VOUT(nom)，VGS 也會降低。這有助于防止出現(xiàn)超低壓降。
偏置 LDO
很多 NMOS LDO 都采用輔助電壓軌，即偏置電壓 VBIAS，如圖5 所示。
  n% _7 e2 u. w& \+ w9 A; G
' d$ a3 {  i1 e! Z
此電壓軌用作誤差放大器的正電源軌，并支持其輸出一直擺動到高于 VIN 的 VBIAS。這種配置能夠使 LDO 保持較高 VGS，從而在低輸出電壓下達到超低壓降。有時并未提供輔助電壓軌，但仍然需要在較低的輸出電壓下達到低壓降。在這種情況下，可以用內(nèi)部電荷泵代替 VBIAS，如圖 6 所示。


/ m6 {' ^1 b3 F( D電荷泵將提升 VIN，以便誤差放大器在缺少外部 VBIAS 電壓軌的情況下仍可以生成更大的 VGS 值。
6 t0 C2 P4 ], o3 H4 `0 a1 C3 L+ W其它因素
8 }% y- L3 c6 Q& i除了架構(gòu)之外，壓降還會受到其他一些因素的影響，如表 1所示。
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9 R: C8 ]3 ~3 w+ M$ N9 w; Z
很顯然，壓降并不是一個靜態(tài)值。雖然這些因素會提高選擇LDO 的復雜程度，但同時，還能幫助您根據(jù)特定的條件選擇最適合的 LDO。
LDO電容的選擇
為了讓 LDO 正常工作，需要配備輸出電容器。將 LDO 用于實際應用時，如何選擇適當?shù)妮敵鲭娙萜魇且粋�常見的問題。因此，讓我們來探討一下選擇輸出電容器時需要考慮的各種事項及其對 LDO 的影響。
什么是電容器
電容器是用于儲存電荷的器件，其中包含一對或多對由絕緣體分隔的導體。電容器通常由鋁、鉭或陶瓷等材料制成。各種材料的電容器在系統(tǒng)中使用時具有各自的優(yōu)缺點，如表 1 所示。
6 m1 }2 E4 V8 z2 {& u陶瓷電容器通常是理想的選擇，因為其電容變化最小，而且成本較低。
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什么是電容？
電容器是用于儲存電荷的器件，而電容是指儲存電荷的能力。在理想情況下，電容器上標注的值應與其提供的電容量完全相同。但我們并未處于理想情況下，不能只看電容器上標注的值。稍后您將發(fā)現(xiàn)電容器的電容可能只有其額定值的10%。這可能是由于直流電壓偏置降額、溫度變化降額或制造商容差造成的。
直流電壓降額
7 W: m# n, d- m$ r' [考慮到電容器的動態(tài)特性（以非線性方式存儲和耗散電荷），有些極化現(xiàn)象在不施加外部電場的情況下也可能會出現(xiàn)；這就是所謂的“自發(fā)極化”。自發(fā)極化是由材料的不活躍電場引起的，不活躍電場為電容器提供初始電容。對電容器施加外部直流電壓會生成電場，生成的電場會反轉(zhuǎn)初始極化，然后將剩余的有源偶極子“鎖定”或極化到位。極化與電介質(zhì)內(nèi)電場的方向有關。
  [, Y- P2 d' E7 s如圖1所示，鎖定的偶極子不會對交流電壓瞬變作出反應；因此，有效電容低于施加直流電壓前的值。
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圖2顯示了對電容器施加電壓所產(chǎn)生的影響以及產(chǎn)生的電容。請注意，外殼尺寸較大時損失的電容較小；這是因為外殼尺寸越大，導體之間存在的電介質(zhì)越多，而這會降低電場強度并減少鎖定的偶極子數(shù)。
6 }+ `! t, f, X0 d

溫度降額
與所有電子器件類似，電容器的額定溫度高于其額定性能對應的溫度。這種溫度降額通常會使電容器的電容低于電容器上標注的數(shù)值。表2為電容器溫度系數(shù)額定值解碼表。


' H; W3 S) `# Z; A
5 n3 X5 Y1 H% }+ v" |8 Y大多數(shù) LDO 結(jié)溫范圍通常為 -40°C 到 125°C。根據(jù)此溫度范圍，X5R 或 X7R 電容器是理想選擇。
如圖 3 所示，溫度對電容的影響遠小于直流偏置降額所產(chǎn)生的影響，直流偏置降額可使電容值降低 90%。
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實際應用
常見的 LDO 應用可能是從 3.6V 電池獲得輸入電壓，然后將其降低，為微控制器 (1.8V) 供電。在本例中，我們使用 10μF X7R 陶瓷電容器，0603 封裝。0603 封裝是指電容器的尺寸：0.06in x 0.03in。
; k  I8 z) V& I" f我們來確定一下此應用中上述電容器的實際電容值：
a、直流偏置降額：從制造商提供的電容器直流偏置特性圖表（圖2）可以看出，直流偏置電壓為 1.8V 時，電容值為 7μF。
; f0 n$ i) o5 L  e& @' ~b、溫度降額：基于 X7R 編碼，如果在 125°C 的環(huán)境溫度下應用此電容器，電容值會另外下降 15%，此時的新電容值為 5.5μF。
c、 制造商容差：考慮到 ±20% 的制造商容差，最終的電容值為3.5μF。
/ r: h, E4 A; p2 [' @) n可以看出，在上述條件下應用電容器時，10μF 電容器的實際電容值為 3.5μF。電容值已降低至標稱值的 65% 左右。顯然，上述所有條件并非對任何應用都適用，但務必要了解將電容器用于實際應用時電容值的范圍。
盡管 LDO 和電容器乍看起來似乎很簡單，但還有其他因素決定著 LDO 正常工作所需的有效電容。
熱性能
低壓降穩(wěn)壓器 (LDO) 的特性是通過將多余的功率轉(zhuǎn)化為熱量來實現(xiàn)穩(wěn)壓，因此，該集成電路非常適合低功耗或 VIN 與 VOUT 之差較小的應用。考慮到這一點，選擇采用適當封裝的適當 LDO 對于最大程度地提高應用性能至關重要。這一點正是令設計人員感到棘手之處，因為最小的可用封裝并不總能符合所需應用的要求。
6 n+ _3 _2 c! w3 r: E4 W# ^" F選擇 LDO 時要考慮的最重要特性之一是其熱阻 (RθJA)。RθJA 呈現(xiàn)了 LDO 采用特定封裝時的散熱效率。RθJA 值越大，表示此封裝的散熱效率越低，而值越小，表示器件散熱效率越高。
7 J' L+ s9 y  k  U# R0 |- s4 G0 {封裝尺寸越小，RθJA 值通常越大。
例如，TPS732 根據(jù)封裝不同而具有不同的熱阻值：小外形晶體管 (SOT)-23 (2.9mm x 1.6mm) 封裝的熱阻為205.9°C/W，而 SOT-223 (6.5mm x 3.5mm) 封裝的熱阻為 53.1°C/W。這意味著 TPS732 每消耗1W 功率，溫度就會升高 205.9°C 或 53.1°C。這些值可參見器件數(shù)據(jù)表的“熱性能信息”部分，如表 1 所示。

3 e% W* h4 t! Z( Q. I$ g) a. q1 |
是否選擇了適合的封裝？
建議的 LDO 工作結(jié)溫介于-40°C 至 125°C 之間；同樣，可以在器件數(shù)據(jù)表中查看這些值，如表 2 所示。
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% }( Y( E1 ~) c, t! ~這些建議的溫度表示器件將按數(shù)據(jù)表中“電氣特性”表所述工作。可以使用公式 1 確定哪種封裝將在適當?shù)臏囟认鹿ぷ鳌?font class="jammer">$ U3 G# B2 A. L0 W

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其中 TJ 為結(jié)溫，TA 為環(huán)境溫度，RθJA 為熱阻（取自數(shù)據(jù)表），PD 為功耗，Iground 為接地電流（取自數(shù)據(jù)表）。
下面給出了一個簡單示例，使用 TPS732 將 5.5V 電壓下調(diào)至3V，輸出電流為 250mA，采用 SOT-23 和 SOT-223 兩種封裝。
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7 }" }/ T+ ~6 \熱關斷
7 K( X7 j: K3 F結(jié)溫為 154.72°C 的器件不僅超過了建議的溫度規(guī)范，還非常接近熱關斷溫度。關斷溫度通常為 160°C；這意味著器件結(jié)溫高于 160°C 時會激活器件內(nèi)部的熱保護電路。此熱保護電路會禁用輸出電路，使器件溫度下降，防止器件因過熱而受到損壞。
1 @& D* y* P! m當器件的結(jié)溫降至 140°C 左右時，會禁用熱保護電路并重新啟用輸出電路。如果不降低環(huán)境溫度和/或功耗，器件可能會在熱保護電路的作用下反復接通和斷開。如果不降低環(huán)境溫度和/或功耗，則必須更改設計才能獲得適當?shù)男阅堋?br /> 1 }, W& P1 H3 E一種比較明確的設計解決方案是采用更大尺寸的封裝，因為器件需要在建議的溫度下工作。下文介紹了有助于最大程度地減少熱量的一些提示和技巧。
增大接地層、VIN 和 VOUT 接觸層的尺寸
當功率耗散時，熱量通過散熱焊盤從 LDO 散出；因此，增大印刷電路板 (PCB) 中輸入層、輸出層和接地層的尺寸將會降低熱阻。
如圖 1 所示，接地層通常盡可能大，覆蓋 PCB 上未被其他電路跡線占用的大部分區(qū)域。該尺寸設計原則是由于許多元件都會生成返回電流，并且需要確保這些元件具有相同的基準電壓。最后，接觸層有助于避免可能會損害系統(tǒng)的壓降。大的接觸層還有助于提高散熱能力并最大限度地降低跡線電阻。增大銅跡線尺寸和擴大散熱界面可顯著提高傳導冷卻效率。
* U$ \! G% N7 ^  [' c, Y在設計多層 PCB 時，采用單獨的電路板層（包含覆蓋整個電路板的接地層）通常是個不錯的做法。這有助于將任何元件接地而不需要額外連線。元件引腳通過電路板上的孔直接連接到包含接地平面的電路板層。


串聯(lián)電阻分擔功耗
2 Q4 k/ d' }3 t, c" H. J' @4 R+ r可以在輸入電壓側(cè)串聯(lián)電阻，以便分擔一些功耗；圖 3 所示為相關示例。該技術的目標是使用電阻將輸入電壓降至可能的最低水平。


9 o0 b, ~; C. ^. K$ L由于 LDO 需要處于飽和狀態(tài)以進行適當調(diào)節(jié)，可以通過將所需的輸出電壓和壓降相加來獲得最低輸入電壓。公式 2 表示了LDO 的這兩種屬性的計算方式：

( {3 I; g- e9 p1 p0 F' a
# t9 f- c( v! i使用 TPS732 示例中的條件（輸出 250mA 電流，將 5.5V 調(diào)節(jié)至 3V），可以使用公式 3 計算電阻的最大值以及該電阻消耗的最大功率：
2 \) V7 q. J2 n: z2 r
+ v* o, J+ o' ~
. e& Y9 F9 b1 U9 Z* H選擇適合的電阻，確保不會超過其“額定功耗”。此額定值表示在不損壞自身的情況下電阻可以將多少瓦功率轉(zhuǎn)化為熱量。因此，如果 VIN = 5.5V、VOUT = 3V、VDROPOUT = 0.15V（取自數(shù)據(jù)表）、IOUT = 250mA 且 IGROUND = 0.95mA（取自數(shù)據(jù)表），則：


0 \& R% E% ~! Q: l9 M# k3 _電流限制
在一些外部條件和情況下，LDO 可能會出現(xiàn)意外的高流耗。如果此高電流傳輸?shù)狡渌�正被供電的電子系統(tǒng)，會對大多數(shù)電子系統(tǒng)以及主機電源管理電路造成損害。選擇具有電流限制和內(nèi)部短路保護的 LDO，將有助于防止產(chǎn)生這種不良影響，并在設計整體電源管理模塊時提供額外保護。
什么是電流限制功能，該功能如何運作？
LDO 中的電流限制定義為，建立所施加電流的上限。與恒流源不同，LDO 按需輸出電流，同時還會控制調(diào)節(jié)的總功率。
# L! o) l: R( J, s; [& `2 j2 B電流限制通過用于控制 LDO 內(nèi)輸出級晶體管的內(nèi)部電路實現(xiàn)，見圖 1。這是一種典型的 LDO 限流電路，由于達到限值后該電路會突然停止輸出電流，通常被稱為“磚墻”電流限制。此內(nèi)部電路中，LDO 測量反饋的輸出電壓，同時測量輸出電流相對于內(nèi)部基準 (IREF) 的縮放鏡像。
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- z% I2 Y5 a2 q3 B3 a/ ^2 |8 b磚墻電流限制
在磚墻電流限制中，已定義電流上限，LDO會逐漸增大供應電流，直至達到電流限制。一旦超過電流限制，輸出電壓不再進行調(diào)節(jié)，并由負載電路的電阻 (RLOAD) 和輸出電流限制 (ILIMIT)確定（公式 1）：
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7 A- \& N. W5 _& b3 p只要結(jié)溫處于可接受的范圍 (TJ 。當VOUT 過低且達到溫度上限時，熱關斷功能將斷開器件，保護器件免受永久性損害。器件溫度降低后，它將重新接通，并且可以繼續(xù)進行穩(wěn)壓調(diào)節(jié)。這在可能出現(xiàn)短路的情況下尤為重要，因為 LDO 會繼續(xù)將 VOUT 調(diào)節(jié)至 0V。
例如，TI 的 TPS7A16 可以在寬電壓范圍內(nèi)限制高電流輸出。圖2 所示為 30V 輸入條件下限流功能的行為示例�？梢钥闯�，一旦超過電流限制，LDO 繼續(xù)以限值輸出電流，但不再將VOUT調(diào)節(jié)至 3.3V。一旦超過 105mA 的熱限制，將啟動熱關斷功能。

  Q6 X. F" z1 N9 I" F
2 z1 F% F0 P+ o5 d該限流功能有助于對鎳鎘和鎳氫單單元電池充電，因為這兩種電池都需要恒定的電流供應。電池電壓在電池充電時會發(fā)生變化，TPS7A16 等 LDO 有助于將恒定電流保持在限值 (I)。
防止出現(xiàn)反向電流
- I/ y6 [& _, U) K. c( V在大多數(shù)低壓降穩(wěn)壓器 (LDO) 中，電流沿特定方向流動，電流方向錯誤會產(chǎn)生重大問題！反向電流是指從 VOUT 流向 VIN 而不是從 VIN 流向 VOUT 的電流。這種電流通常會穿過LDO 的體二極管，而不會流過正常的導電通道，有可能引發(fā)長期可靠性問題甚至會損壞器件。
# \! \: ~, _$ W, R9 W) eLDO 主要包括三個組成部分（見圖 1）：帶隙基準、誤差放大器和導通場效應晶體管 (FET)。在典型應用中，導通 FET 與任何標準 FET 一樣，在源極和漏極之間傳導電流。用于產(chǎn)生 FET體的摻雜區(qū)（稱為塊體）與源極相連；這會減小閾值電壓變化量。
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3 t5 a5 e: Y" }2 a7 k) B
  o6 N2 e) _) A( ?將塊體與源極相連有一個缺點，即會在FET 中形成寄生體二極管，如圖 2 所示。此寄生二極管被稱為體二極管。在這種配置中，當輸出超過輸入電壓與寄生二極管的 VFB 之和時，體二極管將導通。流經(jīng)該二極管的反向電流可能會使器件溫度升高、出現(xiàn)電遷移或閂鎖效應，從而導致器件損壞。
/ U2 u, `! R7 \在設計 LDO 時，務必要將反向電流以及如何防止出現(xiàn)反向電流納入考量。有四種方法可以防止反向電流：其中兩種在應用層實施，另外兩種在集成電路 (IC) 設計過程中實施。


6 A6 b8 f& J/ H3 \, D9 }使用肖特基二極管
/ U) d7 `6 _6 B+ V1 p0 m$ S
0 h; l* N: A! b) a如圖 3 所示，在輸出和輸入之間使用肖特基二極管可以在輸出電壓超過輸入電壓時防止 LDO 中的體二極管導通。您必須使用肖特基二極管，肖特基二極管的正向電壓較低，而傳統(tǒng)二極管的正向電壓與肖特基二極管相比要高得多。在正常工作中，肖特基二極管會進行反向偏置，不會傳到任何電流。此方法的另一項優(yōu)勢是，在輸出和輸入之間放置肖特基二極管后，LDO的壓降電壓不會增大。
2 S" x! r' t  {1 V' o9 R( }. a

4 d+ d# Q  e& J* l- o" D在 LDO 之前使用二極管
如圖 4 所示，此方法在 LDO 之前使用二極管以防電流流回到電源。這是一種防止出現(xiàn)反向電流的有效方法，但它也會增大防止 LDO 出現(xiàn)壓降所需的必要輸入電壓。置于 LDO 輸入端的二極管在反向電流條件下會變?yōu)榉聪蚱�置狀態(tài)，不允許任何電流流過。此方法與下一種方法類似。
( ^1 r( ~, l9 Z% t) Y
' @: R; H- S3 L6 g2 Z" }
1 i, g$ H8 c7 a額外增加一個 FET

# n9 X% d3 H* i設計有阻止反向電流功能的 LDO 通常會額外增加一個 FET，以此幫助防止反向電流。如圖 5 所示，兩個 FET 的源級背靠背放置，以便體二極管面對面放置�，F(xiàn)在，當檢測到反向電流條件時，其中一個晶體管將斷開，電流將無法流過背靠背放置的二極管。

3 ?6 k8 P9 q; P3 q0 D; {
- `6 G4 f* u! C" N# d* M此方法最大的缺點之一是使用此架構(gòu)時壓降電壓基本上會翻倍。為降低壓降電壓，需要增大金屬氧化物半導體場效應晶體管 (MOSFET) 的尺寸，因此將增大解決方案的整體尺寸。應用于汽車中的 LDO（如 TI 的 TPS7B7702-Q1）使用此方法防止出現(xiàn)反向電流。
0 Z- M0 o  t6 [0 |# f' S電源抑制比
' T. Z8 }( m$ u( ^, Q- e. l低壓降穩(wěn)壓器 (LDO) 最受歡迎的優(yōu)勢之一是，能夠衰減開關模式電源生成的電壓紋波。這對于數(shù)據(jù)轉(zhuǎn)換器、鎖相環(huán) (PLL) 和時鐘等信號調(diào)節(jié)器件而言尤為重要，因為含有噪聲的電源電壓會影響這類器件的性能。電源抑制比 (PSRR)仍然常被誤認為是單個靜態(tài)值，下面讓我們討論一下什么是 PSRR，以及影響它的因素有哪些。
什么是 PSRR？
PSRR 是一個常見技術參數(shù)，在許多 LDO 數(shù)據(jù)表中都會列出。它規(guī)定了特定頻率的交流元件從 LDO 輸入衰減到輸出的程度。公式 1 將 PSRR 表示為：
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) b1 \" g  n% u3 C" J# D# k8 P公式 1 表明衰減程度越高，以分貝表示的 PSRR 值將越大。（某些供應商采用負號來表示衰減，而大多數(shù)供應商，包括 TI在內(nèi)，卻并非如此。）
在數(shù)據(jù)表的電氣特性表中，常常可以找到在 120Hz 或 1kHz 頻率下規(guī)定的 PSRR。但是，單獨使用此參數(shù)可能無法確定給定的 LDO 是否滿足具體的濾波要求。下面，對原因進行具體說明。
確實適合應用的 PSRR
/ [, Q$ N/ B  m2 `; J) C- Q! Y圖 1 所示為將 12V 電壓軌調(diào)節(jié)至 4.3V 的直流/直流轉(zhuǎn)換器。后面連接了 TPS717，這是一款 PSRR 值較高的 LDO，用于調(diào)節(jié)3.3V 電壓軌。4.3V 電壓軌上因開關生成的紋波為 ±50mV。LDO 的 PSRR 將確定在 TPS717 的輸出端剩余的紋波量。
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% Q/ @) B3 Z% v( z; ?0 _. P
3 W( @1 S, }" x  p5 v) s6 f8 t6 `
# q- c- F7 P, o8 E為確定衰減程度，首先必須了解出現(xiàn)紋波的頻率。假設此示例中對應的頻率為 1MHz，因為此值正好處于常見開關頻率范圍的中間�？梢钥吹�，在 120Hz 或 1kHz 下指定的 PSRR 值對此分析沒有任何幫助。相反，您必須參考圖 2 中的 PSRR 圖。


% A& `# a3 A  r( O0 T1 F在以下條件下，1MHz 時的 PSRR 指定為 45dB。
5 Z# J/ D8 Z1 C9 c' |& zIOUT = 150mA
: O) R& F/ v! j& y8 C5 h- VVIN - VOUT = 1V
COUT = 1μF
, k  _' Z0 ^9 P  S! m假設這些條件與具體的應用條件相符。在此情況下，45dB 相當于 178 的衰減系數(shù)�？梢灶A計，輸入端的 ±50mV 紋波在輸出端將被降至 ±281μV。
更改條件
) \5 \- N3 c; M4 Q" \# j但是，假設您更改了條件并決定將VIN - VOUT 減小到 250mV，以便更有效地進行調(diào)節(jié)。那么，您需要參考圖 3 中的曲線。

$ N4 `- E/ o6 i* i8 L* j8 E. j
+ @$ _- R& e1 T) X可以看到，如果保持所有其他條件不變，1MHz時的 PSRR 減小到 23dB，即衰減系數(shù)為 14。這是因為互補金屬氧化物半導體 (CMOS) 導通元件進入三極管（或線性）區(qū)，即，隨著 VIN -VOUT 的值接近壓降電壓，PSRR 開始降低。（請記住，壓降電壓是輸出電流及其他因素的函數(shù)。因此，較低的輸出電流會降低壓降電壓，有助于提高 PSRR。）
更改輸出電容器的電容值也會產(chǎn)生影響，如圖 4 所示。

$ R5 Q& h7 L7 k

將輸出電容器的電容值從 1μF 提高到 10μF 時，盡管 VIN - VOUT的值仍然為 250mV，1MHz 時的 PSRR 將增大到 42dB。曲線中的高頻峰已向左移動。這是由于輸出電容器的阻抗特性導致的。通過適當調(diào)整輸出電容值，可以調(diào)整或增大衰減程度，以便與特定開關噪聲頻率保持一致。
: d/ }' R) k" ^) K; b6 o' q5 z2 }調(diào)整所有參數(shù)
/ E! N6 m. Q: [4 Y! M: h9 @僅靠調(diào)整 VIN - VOUT 和輸出電容，就可以提高特定應用的PSRR。但影響 PSRR 的因素并不僅限于這兩項。表 1 概述了對其產(chǎn)生影響的多個因素。

9 K6 ]7 o: B2 s0 o1 f0 l! w. \
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