|
|
關(guān)于阻抗的話題已經(jīng)說了這么多，想必大家對于阻抗控制在pcb layout中的重要性已經(jīng)有了一定的了解。俗話說的好，工欲善其事，必先利其器。要想板子利索的跑起來，傳輸線的阻抗計算肯定不能等閑而視之。
3 l* \+ y4 R+ v. U" x
3 J; x7 m. ^2 v# o) K) K在高速設(shè)計流程里，疊層設(shè)計和阻抗計算就是萬里長征的第一步。阻抗計算方法很成熟，所以不同的軟件計算的差別很小，本文采用Si9000來舉例。9 `. \2 B3 B9 T( _9 m" L
圖1
+ Q) Z/ k. i* `! Y o6 O8 m9 N阻抗的計算是相對比較繁瑣的，但我們可以總結(jié)一些經(jīng)驗值幫助提高計算效率。對于常用的FR4，50ohm的微帶線，線寬一般等于介質(zhì)厚度的2倍；50ohm 的帶狀線，線寬等于兩平面間介質(zhì)總厚度的二分之一，這可以幫我們快速鎖定線寬范圍，注意一般計算出來的線寬比該值小些。
/ [, n* G2 X& i4 d6 J
% h3 n7 F6 b" F0 l, v" ]除了提升計算效率，我們還要提高計算精度。大家是不是經(jīng)常遇到自己算的阻抗和板廠算的不一致呢？有人會說這有什么關(guān)系，直接讓板廠調(diào)啊。但會不會有板廠調(diào)不了，讓你放松阻抗管控的情況呢？要做好產(chǎn)品還是一切盡在自己的掌握比較好。
6 e' Z1 A! f' v' h3 l& l- B$ m! s1 z) ^
以下提出幾點設(shè)計疊層算阻抗時的注意事項供大家參考：
( c# P+ R; e+ c0 u7 q4 A2 D# V. H# D o! {& X+ i1 t% w
1，線寬寧愿寬，不要細。這是什么意思呢？因為我們知道制程里存在細的極限，寬是沒有極限的。如果到時候為了調(diào)阻抗把線寬調(diào)細而碰到極限時那就麻煩了，要么增加成本，要么放松阻抗管控。所以在計算時相對寬就意味著目標阻抗稍微偏低，比如單線阻抗50ohm，我們算到49ohm就可以了，盡量不要算到51ohm。
3 C$ Q, T: s& U, r
7 v7 W! @6 h- _6 t% Q2 x8 u7 }2，整體呈現(xiàn)一個趨勢。我們的設(shè)計中可能有多個阻抗管控目標，那么就整體偏大或偏小，不要100ohm的偏大，90ohm的偏小。5 d! }7 d( B) X, g" u
) `# p( I# e, |* N! }3 p; z
3，考慮殘銅率和流膠量。當半固化片一邊或兩邊是蝕刻線路時，壓合過程中膠會去填補蝕刻的空隙處，這樣兩層間的膠厚度時間會減小，殘銅率越小，填的越多，剩下的越少。所以如果你需要的兩層間半固化片厚度是5mil，要根據(jù)殘銅率選擇稍厚的半固化片。
; ]7 w! _* s; @+ @) l. [9 Z6 x6 y9 I( B9 b9 U
4，指定玻布和含膠量。看過板材datasheet的工程師都知道不同的玻布，不同的含膠量的半固化片或芯板的介電系數(shù)是不同的，即使是差不多高度的也可能是3.5和4的差別，這個差別可以引起單線阻抗3ohm左右的變化。另外玻纖效應和玻布開窗大小密切相關(guān)，如果你是10Gbps或更高速的設(shè)計，而你的疊層又沒有指定材料，板廠用了單張1080的材料，那就可能出現(xiàn)信號完整性問題。
$ U( x$ q, b& J3 \& P* `0 x
7 W: S/ G8 J+ x當然殘銅率流膠量計算不準，新材料的介電系數(shù)有時和標稱不一致，有的玻布板廠沒有備料等等都會造成設(shè)計的疊層實現(xiàn)不了或交期延后。咋辦？最好的辦法就是在設(shè)計之初讓板廠按我們的要求，他們的經(jīng)驗設(shè)計個疊層，這樣最多幾個來回就能得到理想又可實現(xiàn)的疊層了。
+ [ z& p3 H6 O6 p; M2 k3 j. o9 t6 e2 z4 ?/ ?
. F) v* d8 ]7 S9 l. O ^9 v作者： 一博科技- J* u- n6 S: y9 L9 z( r
0 u, R" {' e1 S( }9 {$ u' L |
|
電子產(chǎn)業(yè)一站式賦能平臺
窺視卡
置頂卡
變色卡
