【凡億教育視頻】AltiumDesigner17四翼飛行器 4層全套 PCB設(shè)計(jì) 實(shí)戰(zhàn)視頻

admin · 發(fā)表于 2018-10-23 15:10:46

【凡億教育視頻】AltiumDesigner17四翼飛行器 4層全套 pcb設(shè)計(jì) 實(shí)戰(zhàn)視頻
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AltiumDesigner174層四翼飛行器PCB設(shè)計(jì)實(shí)戰(zhàn)視頻，真實(shí)案例+全程實(shí)戰(zhàn)+名師指導(dǎo)，新手進(jìn)階PCB的必備視頻，10天搞定4層板，高速PCB設(shè)計(jì)入門到精通就是這么快！
   本視頻教學(xué)以altium designer17.1為平臺，以市場比較流行的四翼”飛行器的產(chǎn)品為案例,來講解一個(gè)四層板子的設(shè)計(jì),之前很多電子工程師的畫板一般停留在2層板的設(shè)計(jì),但是由于電子產(chǎn)品的復(fù)雜程度越來越來高,性能要求越來嚴(yán)格,對PCB的層數(shù)也相應(yīng)的_上來了，要求我們電子工程師不僅能繪制簡單的兩層板,也需要有繪制4層、6層的甚至更多層板的能力,這次通過這個(gè)四翼'飛行器板子的講解旨在讓更多從事PCB設(shè)計(jì)或想進(jìn)入PCB設(shè)計(jì)這個(gè)行業(yè)的工程師一一個(gè)銜接2層到多層板子的機(jī)會(huì)，一個(gè)提升的機(jī)會(huì)。
   本視頻教程講解以全程實(shí)戰(zhàn)的方式講解,就是一一個(gè)PCB工程師拿到原理圖開始,對原理圖進(jìn)行分析→封裝檢查創(chuàng)建- +器件的導(dǎo)入一+ 器件如何快速布局→怎么設(shè)定規(guī)則一+怎么進(jìn)行布線一+怎么進(jìn)生產(chǎn)資料處理的一一個(gè)系統(tǒng)正規(guī)軍的做法,讓你做項(xiàng)目有條有理不再做了這步,下步又不知道做什么了,思路!思路!思路!很重要!
   本案例包含的模塊有陀螺儀/羅盤傳感器、馬達(dá)、USB、PMU管理單元、DCDC分立電源、  RS232接口管理、藍(lán)牙射頻、STM32主控
   細(xì)節(jié)決定成敗,愿學(xué)習(xí)我們視頻的朋友們，多多注重我們視頻講解的布局、布線操作技巧以及思路，早日成就PCB設(shè)計(jì)高手!

布線規(guī)則

（1）布線優(yōu)先次序

鍵信號線優(yōu)先：摸擬小信號、高速信號、時(shí)鐘信號和同步信號等關(guān)鍵信號優(yōu)先布線。
密度優(yōu)先原則：從單板上連接關(guān)系最復(fù)雜的器件著手布線。從單板上連線最密集的區(qū)域開始布線。

注意點(diǎn)：
a、盡量為時(shí)鐘信號、高頻信號、敏感信號等關(guān)鍵信號提供專門的布線層，并保證其最小的回路面積。必要時(shí)應(yīng)采取手工優(yōu)先布線、屏蔽和加大安全間距等方法。保證信號質(zhì)量。
b、電源層和地層之間的emc環(huán)境較差，應(yīng)避免布置對干擾敏感的信號。
c、有阻抗控制要求的網(wǎng)絡(luò)應(yīng)盡量按線長線寬要求布線。

（2）四種具體走線方式

1 、時(shí)鐘的布線：

時(shí)鐘線是對EMC 影響最大的因素之一。在時(shí)鐘線上應(yīng)少打過孔，盡量避免和其它信號線并行走線，且應(yīng)遠(yuǎn)離一般信號線，避免對信號線的干擾。同時(shí)應(yīng)避開板上的電源部分，以防止電源和時(shí)鐘互相干擾。
如果板上有專門的時(shí)鐘發(fā)生芯片，其下方不可走線，應(yīng)在其下方鋪銅，必要時(shí)還可以對其專門割地。對于很多芯片都有參考的晶體振蕩器，這些晶振下方也不應(yīng)走線，要鋪銅隔離。

2、直角走線：

直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標(biāo)準(zhǔn)之一，那么直角走線究竟會(huì)對信號傳輸產(chǎn)生多大的影響呢？從原理上說，直角走線會(huì)使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。其實(shí)不光是直角走線，頓角，銳角走線都可能會(huì)造成阻抗變化的情況。
直角走線的對信號的影響就是主要體現(xiàn)在三個(gè)方面：
一是拐角可以等效為傳輸線上的容性負(fù)載，減緩上升時(shí)間；
二是阻抗不連續(xù)會(huì)造成信號的反射；
三是直角尖端產(chǎn)生的EMI。

3、差分走線：

參看：Altium Designer -- 差分布線和阻抗匹配

差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計(jì).定義:通俗地說，就是驅(qū)動(dòng)端發(fā)送兩個(gè)等值、反相的信號，接收端通過比較這兩個(gè)電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個(gè)方面：
a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c.時(shí)序定位精確，由于差分信號的開關(guān)變化是位于兩個(gè)信號的交點(diǎn)，而不像普通單端信號依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號的電路。目前流行的LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術(shù)。

對于PCB工程師來說，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過layout的人都會(huì)了解差分走線的一般要求，那就是“等長、等距”。

等長是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射�！氨M量靠近原則”有時(shí)候也是差分走線的要求之一。

4、蛇形線：

蛇形線是Layout中經(jīng)常使用的一類走線方式。其主要目的就是為了調(diào)節(jié)延時(shí)，滿足系統(tǒng)時(shí)序設(shè)計(jì)要求。設(shè)計(jì)者首先要有這樣的認(rèn)識：蛇形線會(huì)破壞信號質(zhì)量，改變傳輸延時(shí)，布線時(shí)要盡量避免使用。但實(shí)際設(shè)計(jì)中，為了保證信號有足夠的保持時(shí)間，或者減小同組信號之間的時(shí)間偏移，往往不得不故意進(jìn)行繞線。

注意點(diǎn)：
成對出現(xiàn)的差分信號線，一般平行走線，盡量少打過孔，必須打孔時(shí)，應(yīng)兩線一同打孔，以做到阻抗匹配。
相同屬性的一組總線，應(yīng)盡量并排走線，做到盡量等長。從貼片焊盤引出的過孔盡量離焊盤遠(yuǎn)些。