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[Cadence] 14層設(shè)計(jì) XILINX Virtex-5 ML505開發(fā)板原理圖+14層PCB圖

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發(fā)表于 2020-7-3 18:57:47 | 只看該作者
前來(lái)學(xué)習(xí)

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發(fā)表于 2020-7-5 19:27:48 | 只看該作者
牛人，學(xué)習(xí)學(xué)習(xí)！
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發(fā)表于 2020-7-5 20:19:47 | 只看該作者
謝謝分享XILINX Virtex-5 ML505開發(fā)板原理圖

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發(fā)表于 2020-7-8 17:21:39 | 只看該作者
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發(fā)表于 2020-7-24 12:34:48 | 只看該作者
看看66666666666666666

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發(fā)表于 2020-10-19 08:33:06 | 只看該作者
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發(fā)表于 2020-10-20 12:05:23 | 只看該作者
感謝分享。。。。。。。。。。。。。

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發(fā)表于 2020-10-20 14:54:36 | 只看該作者
學(xué)習(xí)學(xué)習(xí)

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發(fā)表于 2020-10-20 19:31:18 | 只看該作者
謝謝分享XILINX Virtex-5 ML505開發(fā)板原理圖

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發(fā)表于 2020-10-22 15:28:57 | 只看該作者
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