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[Cadence] 14層設(shè)計(jì) XILINX Virtex-5 ML505開發(fā)板原理圖+14層PCB圖

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發(fā)表于 2021-1-6 10:38:31 | 只看該作者

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發(fā)表于 2021-1-7 09:38:05 | 只看該作者
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發(fā)表于 2021-2-7 17:17:10 | 只看該作者
正好看看，是否能用

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發(fā)表于 2021-2-10 11:50:46 | 只看該作者
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發(fā)表于 2021-2-19 17:07:59 | 只看該作者

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發(fā)表于 2021-5-13 19:58:07 | 只看該作者
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發(fā)表于 2021-5-13 20:37:58 | 只看該作者
謝謝分享 XILINX Virtex-5 ML505開發(fā)板原理圖

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發(fā)表于 2021-5-19 10:12:37 | 只看該作者
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發(fā)表于 2021-5-19 15:16:44 | 只看該作者
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發(fā)表于 2022-2-18 09:56:57 | 只看該作者
謝謝分享。

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