高速SerDes擴(kuò)展距離中均衡技術(shù)的演進(jìn)

逍遙設(shè)計自動化

引言
隨著數(shù)據(jù)需求的持續(xù)增長，高性能計算（HPC）在高速以太網(wǎng)領(lǐng)域正在快速發(fā)展。這種增長加劇了網(wǎng)絡(luò)系統(tǒng)芯片（SoC）設(shè)計的復(fù)雜性，包括交換機(jī)、網(wǎng)絡(luò)接口卡、重定時器和可插拔模塊。帶寬密集型應(yīng)用正在從400G向800G，最終向1.6T以太網(wǎng)過渡。就SerDes數(shù)據(jù)速率而言，這種演進(jìn)意味著每通道從56G到112G再到224G的飛躍[1]。
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在56G SerDes出現(xiàn)之前，非歸零（NRZ）信號是主導(dǎo)的信號形式。NRZ使用編碼的二進(jìn)制數(shù)據(jù)作為一系列高低電平，中間沒有返回零電平。NRZ信號通常使用模擬線路，因為具有低延遲，非常適合高速應(yīng)用。
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然而，隨著數(shù)據(jù)速率持續(xù)上升，對更先進(jìn)的信號處理能力的需求也隨之增加。從56G到112G再到224G的SerDes設(shè)計中，數(shù)字線路開始占據(jù)主導(dǎo)地位。數(shù)字信號處理（DSP）線路使先進(jìn)的信號處理成為可能，如均衡、時鐘和數(shù)據(jù)恢復(fù)（CDR）以及自適應(yīng)均衡，這些技術(shù)在確保高速數(shù)據(jù)傳輸?shù)目煽啃苑矫姘l(fā)揮了關(guān)鍵作用。此外，對更低功耗和更小尺寸的追求導(dǎo)致數(shù)字SerDes線路被廣泛采用，因為這些線路消耗更少的功率，可以使用更小的晶體管實現(xiàn)，有利于高密度集成。
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四電平脈沖幅度調(diào)制（PAM4）已經(jīng)成為高速通信系統(tǒng)首選的信號方法，因為每個符號可以傳輸更多數(shù)據(jù)，并具有更高的能量效率。然而，PAM4信號需要更復(fù)雜的信號處理技術(shù)來減輕信號退化和噪聲的影響，確保在接收端可靠地恢復(fù)傳輸?shù)男盘枴?br /> & U9 A: l0 x% g0 c# K; D' @4 ^

圖1：112G及以上PAM4 DSP。說明了高速SerDes的PAM4 DSP系統(tǒng)的各個組成部分。
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& `6 A$ h6 u3 }9 ~! Q3 h均衡技術(shù)
' U. z/ y4 ^5 h7 h/ m( ]# H均衡在PAM4 SerDes DSP線路中發(fā)揮著重要作用。均衡線路補(bǔ)償由信道損傷如衰減、色散和串?dāng)_造成的信號退化。可以采用幾種方法實現(xiàn)PAM4均衡：

前饋均衡（FFE）：這種技術(shù)通過放大或衰減信號的特定頻率分量來補(bǔ)償信號退化。FFE使用線性濾波器實現(xiàn)，該濾波器放大或衰減信號的高頻分量。FFE線路使用均衡器抽頭來調(diào)整濾波器系數(shù)。抽頭數(shù)量決定了濾波器的復(fù)雜性及其補(bǔ)償信道損傷的能力。雖然FFE可以有效地補(bǔ)償衰減、色散和串?dāng)_，但在減輕符號間干擾（ISI）方面效果不佳。

判決反饋均衡（DFE）：這種更先進(jìn)的均衡形式補(bǔ)償由ISI引起的信號退化，ISI是指前一個符號的信號能量干擾當(dāng)前符號而導(dǎo)致的失真現(xiàn)象。DFE通過從接收到的信號中減去估計的信號來消除ISI。DFE線路使用前饋和反饋抽頭來估計和消除ISI。反饋抽頭補(bǔ)償前一個符號造成的失真，而前饋抽頭補(bǔ)償當(dāng)前符號造成的失真。雖然DFE在減輕ISI方面很有效，但需要更復(fù)雜的線路。

自適應(yīng)均衡：這種技術(shù)根據(jù)信道的特性自動調(diào)整均衡系數(shù)。自適應(yīng)均衡使用自適應(yīng)算法來估計信道特性并更新均衡系數(shù)，以優(yōu)化信號質(zhì)量。自適應(yīng)均衡線路使用訓(xùn)練序列來估計信道響應(yīng)并調(diào)整均衡器系數(shù)。這種方法使線路能夠適應(yīng)變化的信道條件，在減輕各種信道損傷方面非常有效。
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/ O' C( _* L" D2 d. ^時鐘和數(shù)據(jù)恢復(fù)（CDR）
時鐘和數(shù)據(jù)恢復(fù)（CDR）是PAM4 SerDes DSP線路的另一個關(guān)鍵功能。CDR線路從輸入數(shù)據(jù)流中提取時鐘信號，以在接收端同步數(shù)據(jù)。在PAM4中，由于信號轉(zhuǎn)換次數(shù)增加，時鐘提取過程變得更具挑戰(zhàn)性，使得難以區(qū)分時鐘和數(shù)據(jù)。PAM4 CDR可以使用兩種主要技術(shù)：

鎖相環(huán)（PLL）：這種技術(shù)將振蕩器頻率鎖定到輸入信號的頻率。PLL測量輸入信號和振蕩器之間的相位差，并調(diào)整振蕩器頻率以匹配輸入信號的頻率。PLL線路使用壓控振蕩器（VCO）和相位頻率檢測器（PFD）來生成時鐘信號。在PAM4 SerDes中，基于PLL的CDR是更常見的選擇，因為與基于DLL的CDR相比，具有更好的噪聲魯棒性和抖動性能。

延遲鎖定環(huán)（DLL）：這種技術(shù)測量輸入信號和參考信號之間的時間差，并調(diào)整輸入信號的相位以與參考信號對齊。DLL線路使用延遲線和相位檢測器（PD）來生成時鐘信號。基于DLL的CDR在PAM4 SerDes中較少使用，因為對噪聲更敏感，抖動性能也比基于PLL的CDR差。
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0 U' u3 P% z5 O9 D先進(jìn)的DSP技術(shù)
0 v1 ^( A1 F9 g+ g/ v1 C$ t隨著數(shù)據(jù)速率持續(xù)增加，需要更先進(jìn)的DSP技術(shù)來維持?jǐn)U展距離上的信號完整性。最大似然序列檢測（MLSD）就是這樣一種技術(shù)。
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MLSD是一種數(shù)字信號處理技術(shù)，利用統(tǒng)計模型和概率理論從接收到的信號中估計傳輸?shù)臄?shù)據(jù)序列。通過生成所有可能的數(shù)據(jù)序列并將其與接收到的信號進(jìn)行比較，找出最可能的傳輸序列。MLSD算法使用信號和信道的統(tǒng)計特性來計算每個可能數(shù)據(jù)序列的似然度，選擇似然度最高的序列作為估計的傳輸數(shù)據(jù)序列。


$ ~' o: k$ z- I圖2：MLSD的需求：40+ dB IL信道庫由224G SerDes均衡。此圖展示了MLSD在均衡224G SerDes高損耗信道中的重要性。

, h8 |" ]- |: V2 k* ^; O; }雖然MLSD計算密集且需要大量處理能力和內(nèi)存，但在具有高噪聲、干擾和色散的信道中，可以顯著提高信號質(zhì)量和傳輸性能。
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% S3 ~( X! W/ c2 n) L' ZMLSD有幾種變體，包括：

Viterbi算法：這種流行的MLSD算法使用格狀圖生成所有可能的數(shù)據(jù)序列并找出最可能的序列。在具有中等噪聲和ISI的信道中，可以提供出色的性能，但在嚴(yán)重的信道條件下可能會遭受錯誤傳播。

判決反饋序列估計（DFSE）：這種MLSD算法使用判決輸出的反饋來提高序列估計的準(zhǔn)確性。DFSE在具有高ISI和串?dāng)_的信道中可以提供比Viterbi算法更好的性能，但需要更復(fù)雜的線路和更高的處理能力。

軟輸出MLSD：這種變體提供傳輸數(shù)據(jù)序列的概率估計。當(dāng)與前向糾錯（FEC）技術(shù)（如低密度奇偶校驗（LDPC））結(jié)合使用時，可以顯著提高系統(tǒng)的糾錯性能。
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' l& ^5 K! {) `" \+ q0 \1 T前向糾錯技術(shù)
+ m/ L& p0 B+ R: |# h6 y除了DSP方法外，前向糾錯（FEC）技術(shù)在傳輸信號中添加冗余數(shù)據(jù)，以在接收端檢測和糾正錯誤。FEC是提高信號質(zhì)量和確保可靠傳輸?shù)挠行Ъ夹g(shù)。PAM4 SerDes中常用的兩種FEC技術(shù)是：

Reed-Solomon（RS）：這種塊碼FEC技術(shù)在傳輸信號中添加冗余數(shù)據(jù)以檢測和糾正錯誤。由于其簡單性、效率和強(qiáng)大的糾錯能力，RS在PAM4 SerDes中被廣泛使用。

低密度奇偶校驗（LDPC）：這種更先進(jìn)的FEC技術(shù)使用稀疏奇偶校驗矩陣。LDPC可以提供出色的糾錯性能，特別是與軟輸出MLSD結(jié)合使用時。
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224G SerDes的未來
4 n- m" D9 ]1 ?6 y2 X隨著行業(yè)向224G SerDes發(fā)展，IEEE 802.3df工作組和光互聯(lián)論壇（OIF）聯(lián)盟都在關(guān)注224G接口的定義。為了實現(xiàn)224G，PAM4的模擬前端帶寬增加了2倍，或PAM6增加了1.5倍。這種進(jìn)步需要具有更高精度和更低噪聲的ADC。由于更高的奈奎斯特頻率導(dǎo)致額外的損耗，需要更強(qiáng)的均衡，F(xiàn)FE和DFE中需要更多的抽頭。
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MLSD先進(jìn)DSP將在224G時為信號質(zhì)量和傳輸性能提供顯著改進(jìn)。包括Viterbi算法、DFSE和軟輸出MLSD在內(nèi)的MLSD算法可用于提高序列估計的準(zhǔn)確性，并減輕噪聲、干擾和色散等信道損傷。然而，由于MLSD算法需要大量的處理能力和內(nèi)存，在選擇先進(jìn)DSP時需要仔細(xì)考慮，以在C2M和有線主機(jī)應(yīng)用中在性能、功耗和延遲之間取得平衡。

結(jié)論
# F: w" d2 O- D/ o& ~3 H3 K3 Q高速SerDes中均衡技術(shù)的演進(jìn)是由對更高數(shù)據(jù)速率的需求和克服信道損傷的需要驅(qū)動的。從簡單的NRZ信號到具有復(fù)雜DSP技術(shù)的先進(jìn)PAM4，該領(lǐng)域已經(jīng)取得了進(jìn)展。隨著向224G SerDes及更高速度發(fā)展，先進(jìn)均衡、CDR、MLSD和FEC技術(shù)的集成將在確保擴(kuò)展距離上的可靠高速數(shù)據(jù)傳輸方面發(fā)揮關(guān)鍵作用。

參考文獻(xiàn)
[1] M. Sanyal, "Evolution Of Equalization Techniques In High-Speed SerDes For Extended Reaches," Semiconductor Engineering, Jul. 20, 2023. [Online]. Available: https://semiengineering.com/evolution-of-equalization-techniques-in-high-speed-serdes-for-extended-reaches/
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