【芯片設計】異步電路碎碎念（八）多比特握手同步器

倒序瀏覽 · 發(fā)表于 2024-10-11 12:26:00

DMUX同步器完成之后繼續(xù)完成多比特握手同步器，異步時鐘域的握手同步器典型結(jié)構(gòu)不只一種，還區(qū)分全握手和半握手，這里面的門道我也不是很專業(yè)，所以就只把熟悉的結(jié)構(gòu)拿出來大家一起看下就好了。握手同步器的結(jié)構(gòu)簡圖是這樣的：

這個結(jié)構(gòu)簡圖里還可以補充兩個信號，分別是目的時鐘域的輸出數(shù)據(jù)有效信號和源始終與的ready信號，一會在代碼中我們嘗試加一下。這個結(jié)構(gòu)的核心是一句話，當in_enable信號為高時開始進行數(shù)據(jù)同步，當數(shù)據(jù)同步?jīng)]有完成前，tx_sel信號是不會落下去。

代碼實現(xiàn)那么通過代碼來看，先來明確頂層：
module async_nbit_hand #(
  parameter DL = 2,
  parameter WD = 1,
  parameter FF = 1
)( /*AUTOARG*/
// Outputs
i_ready, o_data, o_en,
// Inputs
i_clk, i_rst_n, i_data, i_en, o_clk, o_rst_n
);
// ----------------------------------------------------------------
// Interface declare
// ----------------------------------------------------------------
input       i_clk;
input       i_rst_n;
input [WD -1:0]i_data;
input       i_en;
output       i_ready;
input       o_clk;
input       o_rst_n;
output[WD -1:0]o_data;
output       o_en;同樣的，如果FF不為0時需要打拍，以i_data_in和i_en_in作為真實的跨異步輸入信號：// ----------------------------------------------------------------
// i_data dff
// ----------------------------------------------------------------
wire [WD -1:0]i_data_in;
wire       i_en_in;
generate
  if(FF == 0)begin: NO_IN_DFF
assign i_data_in = i_data;
assign i_en_in = i_en;
  end //if(FF == 0)begin: NO_IN_DFF
  else begin: IN_DFF
reg [WD -1:0]i_data_ff;
reg       i_en_ff;
always @(posedge i_clk or negedge i_rst_n) begin
   if(!i_rst_n)begin
      i_data_ff 之后做TX側(cè)的邏輯，對著結(jié)構(gòu)圖做可以了：// ----------------------------------------------------------------
// tx enable logic
// ----------------------------------------------------------------
wire tx_en, tx_sel;
wire rx_sel, rx_sel_sync;
reg  tx_en_ff;
assign tx_en  = (i_en_in || tx_sel) && (!rx_sel_sync);
assign tx_sel = tx_en_ff;
always @(posedge i_clk or negedge i_rst_n) begin
  if(!i_rst_n)
tx_en_ff TX和RX之間的同步器：// ----------------------------------------------------------------
// tx_sel rx_sel async
// ----------------------------------------------------------------
async_1bit_delay #(.DL(DL), .FF(0))
u_tx_sel_sync(
  .i_clk (i_clk),
  .i_rst_n  (i_rst_n),
  .i_data (tx_sel),
  .o_clk (o_clk),
  .o_rst_n  (o_rst_n),
  .o_data (rx_sel)
);
async_1bit_delay #(.DL(DL), .FF(0))
u_rx_sel_sync(
  .i_clk (o_clk),
  .i_rst_n  (o_rst_n),
  .i_data (rx_sel),
  .o_clk (i_clk),
  .o_rst_n  (i_rst_n),
  .o_data (rx_sel_sync)
);RX側(cè)的邏輯，同樣對照著結(jié)構(gòu)圖做就可以，在這里我補充一個rx_sel_pulse標記rx_sel的上升沿：// ----------------------------------------------------------------
// rx_sel_pulse
// ----------------------------------------------------------------
reg  rx_sel_ff, rx_sel_pulse_ff;
wire rx_sel_pulse;
always @(posedge o_clk or negedge o_rst_n) begin
  if(!o_rst_n)
rx_sel_ff 控制信號結(jié)束，后面是數(shù)據(jù)信號采樣，這里跟結(jié)構(gòu)有一些不同，我把輸入數(shù)據(jù)在源時鐘域通過使能信號寄存了：// ----------------------------------------------------------------
// i_data sample
// ----------------------------------------------------------------
reg [WD -1:0]i_data_lock;
always @(posedge i_clk or negedge i_rst_n) begin
  if(!i_rst_n)
i_data_lock 最后的部分就是輸出邏輯，這里有三個輸出：o_data、o_en和i_ready：// ----------------------------------------------------------------
// out logic
// ----------------------------------------------------------------
assign o_en = rx_sel_pulse_ff;
assign o_data  = i_data_sync;
generate
  if(FF == 0)begin: NO_IN_DFF_RD
assign i_ready = (tx_sel == 1'b0) && (rx_sel_sync == 1'b0);
  end
  else begin: IN_DFF_RD
assign i_ready = (tx_sel == 1'b0) && (rx_sel_sync == 1'b0) && (i_en_in == 1'b0);
  end
endgenerate
endmodule波形分析握手同步器面對的主場景是脈沖使能的多比特數(shù)據(jù)，在脈沖信號有效時，輸入數(shù)據(jù)被鎖存：

而因為在鎖存時的邏輯包含了i_ready，所以即使連續(xù)脈沖到來，也只會鎖存i_ready有效時的數(shù)：

而后看TX->RX控制邏輯鏈i_en_in -> tx_sel -> rx_sel：

于是在目的時鐘域，rx_sel_pulse時就可以采樣在源始終域被寄存的數(shù)據(jù)i_data_lock了：

同時將rx_sel_pulse打一拍作為輸出信號的使能：

同時，rx_sel信號要同步回去，因為在rx_sel上升沿時就已經(jīng)把數(shù)據(jù)采樣，因此rx_sel同步回去并取反告訴源時鐘域已經(jīng)同步完成了可以處理下一個值。rx_sel_sync會將tx_en置0，而后tx_sel也被置0，同步后rx_sel也歸0，完成一次握手反饋的傳輸：

當rx_sel_sync也為0后，一次完整的握手同步宣告完成，那么i_ready就可以置1：

i_ready為1后可以進行下一次傳輸：

需要注意的是，如果入口進行了打拍操作，i_ready的邏輯需要適當調(diào)整：
generate
  if(FF == 0)begin: NO_IN_DFF_RD
assign i_ready = (tx_sel == 1'b0) && (rx_sel_sync == 1'b0);
  end
  else begin: IN_DFF_RD
assign i_ready = (tx_sel == 1'b0) && (rx_sel_sync == 1'b0) && (i_en_in == 1'b0);
  end
endgenerate此時i_ready會看i_en_in信號即i_en_ff，不會和i_en信號產(chǎn)生邏輯環(huán)。

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