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[已解答問(wèn)題] altium designer routing 提示clearance constraint

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發(fā)表于 2021-9-20 08:24:58 | 只看該作者 |只看大圖 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
求助,求助,在PCB板設(shè)計(jì)界面拉線的話,布線走線的時(shí)候,即使是同網(wǎng)絡(luò)之間的拉線也在報(bào)錯(cuò),clearance constraint ,為了驗(yàn)證 我 PT 快捷操作也是一樣的,一段沒(méi)有連接任何封裝的電氣走線,也會(huì)報(bào)告線距沖突.求助

Snipaste_2021-09-19_22-51-53.png (69.19 KB, 下載次數(shù): 3)

同網(wǎng)絡(luò)布線也報(bào)線距沖突

同網(wǎng)絡(luò)布線也報(bào)線距沖突

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具體的沖突提示

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發(fā)表于 2021-10-11 14:00:54 | 只看該作者
你的走線寬度，違反了線寬規(guī)則

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發(fā)表于 2021-10-13 21:49:02 | 只看該作者
這個(gè)不是線寬規(guī)則報(bào)錯(cuò)   查看下你的規(guī)則 是不是設(shè)置了同網(wǎng)絡(luò)的間距報(bào)錯(cuò)



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