Xilinx Vivado HLS基本開發(fā)流程｜基于Kintex-7、Zynq-7045_7100開發(fā)板

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FPGA的HLS案例開發(fā)｜基于Kintex-7、Zynq-7045_7100開發(fā)板
) y& @; B* [( d- I% h

, T3 P! }1 ~! X) O
前 言

本文基于創(chuàng)龍科技TLK7-EVM開發(fā)板，是一款基于Xilinx Kintex-7系列FPGA設(shè)計的高端評估板，由核心板和評估底板組成。核心板經(jīng)過專業(yè)的PCB layout和高低溫測試驗證，穩(wěn)定可靠，可滿足各種工業(yè)應(yīng)用環(huán)境。
' |$ z2 ]/ {, D& G- }評估板接口資源豐富，引出FMC、SFP+、PCIe、SATA、HDMI等接口，方便用戶快速進行產(chǎn)品方案評估與技術(shù)預(yù)研。
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; j5 e4 G2 |" s9 f. \, e

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# h/ B: \, r0 g5 b" P5 ]
) l! z. K: a* r  j" k: ]0 M
! T% l  ?2 M" K& ~圖1  TLK7-EVM評估板


開發(fā)案例主要包括：
% @, R+ J1 h9 `$ }$ O6 j/ rl CameraLink、SDI、HDMI、PAL視頻輸入/輸出案例
; B+ j  E' `8 F0 z  S; Gl 高速AD(AD9613)采集+高速DA(AD9706)輸出案例
" _3 V1 p* o9 Z4 g5 \8 J! Ml AD9361軟件無線電案例
+ X; k5 j7 m8 O# R! b% s; z8 Ml UDP(10G)光口通信案例
l UDP(1G)光口通信案例
$ M% D. k/ @' n3 Q3 O7 ql Aurora光口通信案例
l PCIe通信案例
, D! Q2 T9 G  G7 v8 ?/ hl 案例源碼、產(chǎn)品資料（用戶手冊、核心板硬件資料、產(chǎn)品規(guī)格書）：site.tronlong.com/pfdownload

3 C$ Q: H. E, {1 |7 V/ N; ?

( Z4 r+ @) \% t, H$ a5 O
本文主要介紹HLS案例的使用說明，適用開發(fā)環(huán)境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx VivadoHLS 2017.4、Xilinx SDK 2017.4。
) N9 \$ ]3 Z2 }1 wXilinx Vivado HLS（High-Level Synthesis，高層次綜合）工具支持將C、C++等語言轉(zhuǎn)化成硬件描述語言，同時支持基于OpenCL等框架對Xilinx可編程邏輯器件進行開發(fā)，可加速算法開發(fā)的進程，縮短產(chǎn)品上市時間。


  d; _. b2 P$ ?8 z; c4 f7 @HLS基本開發(fā)流程如下：
(1) HLS工程新建/工程導(dǎo)入
! @$ {2 D. G, h(2) 編譯與仿真
/ w- F; X7 q, S' ^2 t(3) 綜合
9 E" F0 T) A8 e0 A(4) IP核封裝
( i: W/ r: h# e6 Z# J2 }/ U' u* T, y(5) IP核測試


1 t" e1 N% A: f( ?" X  r* ]HLS案例位于產(chǎn)品資料“4-軟件資料\Demo\FPGA-HLS-demos\”目錄下，案例目錄詳細說明如下表。

/ b. Q: r3 D" ?/ d& i8 ?6 i! f2 D
" O7 V* E/ C0 s% p0 ~表1

hls_ip_demo	bin ( i. N- }% M6 P' p, i1 v	IP核測試程序可執(zhí)行文件
	project	IP核測試程序Vivado工程
vivado_hls	ip_package $ M  d* \4 K1 S3 W' O1 F# i8 w	IP核
	poject	solution1	仿真方案 $ A% J7 j1 y- c3 @, E3 ~1 Y& o
		src 7 Q* T: v( A9 F8 E. f) U- d5 N	HLS工程源碼
		test_bench	HLS工程仿真程序或測試文件
		vivado_hls.app : Z0 T1 L/ Z( k1 r	HLS工程文件 0 K. u- Q: ~- z0 @# {

HLS詳細開發(fā)說明可參考產(chǎn)品資料“6-開發(fā)參考資料\Xilinx官方參考文檔\”目錄下的《ug871-vivado-high-level-synthesis-tutorial.pdf》和《ug902-vivado-high-level-synthesis.pdf》。

0 Z- N( N5 r1 n* ^8 z" a
* {! @0 |( H& W; m& J7 T, f# G

" z, `( F; p4 u  L& _( d HLS工程導(dǎo)入

8 w( t, R0 t" \  J雙擊桌面如下圖標打開Xilinx Vivado HLS 2017.4，并在彈出的界面中點擊“Open Project”選擇案例“vivado_hls\project\”目錄，然后點擊“確定”導(dǎo)入HLS工程。


* I( ?2 k/ Q$ Q$ n% U% C/ a# H7 d​
3 O1 Q8 [/ }7 Z5 z圖2


& y( b" c4 f% [+ E- n​
圖3


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: s; i% a  U3 C% U  m0 `0 Z% k' N圖4
亦可新建HLS工程，并使用C/C++等語言進行程序編寫。

" a8 A- w3 c+ A; \
  Y/ M1 W" ~0 I. A4 T2 C# p

綜合
6 F  W: A/ Q/ m' e0 d: Y+ H/ c( _! q/ D
4 O( c7 E/ Y6 {& ?, E0 B本小節(jié)演示將C/C++等程序綜合成為RTL設(shè)計，并生成綜合報告。
點擊界面右上角Synthesis返回至工程界面，然后點擊進行綜合。


$ g. V4 H( I8 l​
8 \) M- {9 S. n; d- K: r, _圖8

3 `' f& z% o6 C5 O
' n3 H- Y2 R) m( `​
; j! O/ @% T+ L; e( H1 U# Y$ p
9 |9 ^3 m: y, G1 `9 |4 c* b! D, M
圖9
5 }6 B) z' }, N" `* U

綜合完成后，報表文件將自動打開。

0 M6 A7 m- h# S+ M) j$ F
​
7 S6 I0 r7 C6 z5 b2 g: s9 c圖10

5 A9 F+ L  R& K
通過報表文件可查看本設(shè)計的時延、資源占用等信息。

$ c$ e2 O0 a% t2 ^6 v+ {
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7 q9 j3 J0 N$ Y$ ^' Q
1 f6 e% L: E- {9 [% V% E; b
圖11

2 Y9 F+ s9 B5 D, s5 C; H; e% g% q
* @8 t  X1 S( T0 Z( l$ T編譯和仿真C代碼

仿真程序位于工程的test_bench目錄下，用于驗證src目錄下的HLS工程源碼。
導(dǎo)入HLS工程后，點擊(Run C Simulation)進行編譯與仿真。


1 m7 @# w$ B3 q+ u2 ]" `​
8 |' X4 }2 s6 M6 _9 i. \圖5

, T0 Z! @- Q. r2 O6 s
彈出如下界面，勾選“Launch Debugger”，并點擊OK。
  l/ }4 Y9 K4 P6 U
, K2 i8 A, J2 m. U  U2 r( l, L& i2 j- l
​
圖6
" g" Z0 s; ]/ d& W& n! Y6 d4 c+ O

編譯完成后即可全速或單步運行仿真代碼。
​
; M/ [6 Z7 Q8 m8 Q' Q/ }2 M圖7



, F2 L6 Z6 a& d6 n7 ~) v; H IP核測試

6 b. L3 j" c4 g% r% B8 F" K- Z' E進入案例“hls_ip_demo\project\”的IP核測試程序Vivado工程目錄，雙擊.xpr文件打開工程，工程默認已添加待測試的IP核。

% ?- }: l, j$ h5 W/ b7 x& i
​
' m2 T, q, Q1 Z, M

$ W  \6 }/ A6 d4 [7 m) J% D- i圖17
如需自行導(dǎo)入IP核，請參考如下步驟。
2 C  [0 C. ^' q0 u3 P
7 W. y4 l& G0 I1 y3 G2 O
$ }6 u: N0 g0 }7 ?（1） 請點擊“IP Catalog -> User Repository -> Add IP to Repository…”，在彈出的界面中選擇IP核后點擊OK。
​

1 ?* t3 G8 d& A4 ~" f! R
- K- @0 _/ t9 ~- V圖18
​
圖19
& J5 z) r% {6 S（2） 右擊“User Repository”后點擊“Refresh Repository”，即可看到添加的IP核。
​


圖20
0 B# Q/ ?; f: g! g: ^​
圖21

8 u) D7 l; W. V5 P2 n+ M
（3） 如需添加Vivado自帶的IP核，點擊“Open Block Design”，在彈出的界面中點擊，并選擇所需IP核將其導(dǎo)入工程。


- ~. \2 j: x- w​
% x) a6 N# ~( U+ W

3 o1 V/ L0 Z3 d圖22
' `( ?4 Q$ J# w1 ^​
( W' M9 V2 I% ]- L8 _# ~5 ?" J2 g圖23
$ ]& c6 ?1 z6 |" y; {' e" _  x點擊Vivado界面左側(cè)的“Generate Bitstream”選項，在彈出的界面中點擊OK進行IP核測試程序Vivado工程編譯。
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" c, W- l3 @5 `3 h5 ^: {7 l
  A7 W9 S# J; t* L* [' m. g
& P, z9 b0 _# j& _% G* Y5 J
  w: H! j2 T" r) Y
圖24
( v' D* u. C/ x+ U( O9 R& S" `

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; u: Y) X1 q. |& Y圖25
* U1 y* W0 O& `, A7 g# @

6 s9 w; [: N% s3 p3 k) a編譯完成后，將會在工程“l(fā)ed_flash.runs\impl_1\”目錄下生成.bit和.bin格式可執(zhí)行文件。
4 u: k. K/ d0 L, A9 \

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圖26
# z7 i! G$ |( I  D* u; g" T% {

& A- J+ t( H* i請參考基于Vivado的FPGA程序加載與固化手冊加載.bit格式可執(zhí)行文件，即可看到評估底板的LED2進行閃爍。
IP核封裝

綜合完成后，點擊生成IP核。
2 _8 J( k3 q0 k) S1 e' v​


- Z7 }; o3 \! ^9 r4 p0 V圖12
0 h$ E& x7 I; m1 \
. D( b4 A' [+ c; S0 y" C1 O
" }/ b6 h. A# D2 C2 l' ?3 ~​
圖13
$ R, h! s. [7 ^8 r2 t+ x5 \/ }​
圖14
運行完成后，將會在案例“vivado_hls\project\solution1\impl\ip\”目錄下生成IP核。
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- M5 i- B+ ^/ Q; ]5 Q
4 C. {3 {" X! }; E圖15
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圖16


# j/ P$ l9 I. _; s4 A* Rl 更多推薦

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( B5 Z/ l3 p: y圖27

地絮123

HLS的開發(fā)對于底層寫驅(qū)動的人的沖擊挺大

Journeyfun

獲取資料，謝謝！
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