Tronlong推出的基于Xilinx Zynq-7000 SoC的TLZ7x-EasyEVM評(píng)估板能夠很好的滿足工業(yè)機(jī)器視覺的圖像處理單元功能。
TLZ7x-EasyEVM評(píng)估板芯片選型XC7Z020,兼容XC7Z010,集成PS端單核/雙核Cortex-A9 ARM + PL端Artix-7架構(gòu)可編程邏輯資源,提供雙目攝像頭接口,可以靈活接入視頻輸出模塊。
工業(yè)機(jī)器視覺-雙目圖像采集處理實(shí)例
實(shí)例功能
使用Video In to AXI4-Stream IP核,將2路攝像頭(640*480@70)數(shù)據(jù)采集進(jìn)來,并通過vdma緩存到PS端DDR,然后通過OSD IP核將2路圖像疊加到1080P60的視頻中,最后通過VGA輸出顯示。
原理框圖:
實(shí)例說明:
本實(shí)例采用BlockDesign設(shè)計(jì)方式。
攝像頭視頻采集
視頻的采集使用的是Video In to AXI4-Stream IP核,例程中將其配置為Mono/Sensor,1 pixels per clk,每個(gè)色彩數(shù)據(jù)位寬為8bits。例程使用2個(gè)IP核分別采集2路攝像頭圖像,具體配置如下圖所示:
視頻數(shù)據(jù)傳輸緩存
使用VDMA(AXI Video Direct Memory Access) IP核,S2MM將視頻流傳送到DDR中,MM2S再從DDR中把圖像數(shù)據(jù)傳輸出去。例程2個(gè)VDMA IP核,每個(gè)IP核使用4個(gè)frambuffer,stream的數(shù)據(jù)寬度為8bits,如下圖:
視頻拼接控制
使用OSD(Video On Screen Display)IP核技術(shù)配置。OSD配置為帶有AXI4-Lite接口,通過配置寄存器來設(shè)置OSD的輸出分辨率、疊加的圖層數(shù)以及各個(gè)圖層的分辨率和顯示位置。本工程配置成1080P分辨率,2個(gè)640*480的圖層,不帶AXI4-Lite接口。如下圖:
視頻顯示輸出(VGA)
使用AXI-Stream to video out IP核顯示視頻,將其視頻格式配置為RGB,1 pixels per clk,每個(gè)色彩數(shù)據(jù)位寬為8bits。IP核具體配置如下圖: