DDR時(shí)序?qū)W習(xí)筆記

edadoc · 發(fā)表于 2015-11-20 14:09:57

本帖最后由 edadoc 于 2015-11-20 14:11 編輯

作者：袁波一博科技高速先生團(tuán)隊(duì)成員

DDR時(shí)序?qū)W習(xí)筆記（一）

高速先生前幾期的自媒體文章里多次提到了時(shí)序，并且也寫了很多時(shí)序方面的文章，這些文章都從不同的角度對(duì)時(shí)序的概念進(jìn)行了闡述。作者讀完之后深受啟發(fā)，這里，作者也把自己對(duì)時(shí)序的理解表達(dá)出來，供網(wǎng)友們參考。
接觸到時(shí)序概念，是從學(xué)習(xí)DDR布線開始的。作者以前只知道一個(gè)差分對(duì)里面的兩根線需要等長(zhǎng)，等長(zhǎng)的原因是保證P和N兩根線上傳輸?shù)男盘?hào)同時(shí)到達(dá)接收端，這樣就不會(huì)有共模信號(hào)的出現(xiàn)。然而，在DDR實(shí)際布線中，難點(diǎn)在于各組信號(hào)間的線長(zhǎng)匹配。
我們知道，DDR的四組信號(hào)之中，地址/命令/控制信號(hào)都是參考時(shí)鐘信號(hào)的，數(shù)據(jù)信號(hào)參考DQS。具體來說，就是要這些信號(hào)波形的相對(duì)位置之間存在一定的約束。時(shí)鐘與地址/命令，控制之間的波形位置對(duì)應(yīng)關(guān)系如下，如下圖1：

圖1

從圖1可以看出，理想情況下，地址/命令，控制信號(hào)的波形邊沿應(yīng)該和時(shí)鐘信號(hào)的下降沿對(duì)齊，這樣才能保證時(shí)鐘信號(hào)的上升沿在地址/命令信號(hào)的中間位置，只有這樣，信號(hào)傳輸?shù)浇邮斩藶榻r(shí)間和保持時(shí)間留足裕量。圖一中的灰色窗口就是不確定區(qū)域，也是我們?cè)谠O(shè)計(jì)的時(shí)候需要考慮的，一般我們可以通過查看芯片的Datesheet來查閱Prelaunch的最小值與最大值，這個(gè)是芯片本身的參數(shù)，與布線無關(guān)。說了這么多，系統(tǒng)在工作的時(shí)候，時(shí)鐘與地址/控制信號(hào)波形之間的位置關(guān)系到底是什么樣的呢？讓給我們來看看下圖2

圖2

上圖2中，綠色的是時(shí)鐘信號(hào)波形，紫色的是地址信號(hào)�？梢钥吹�，地址/命令，控制信號(hào)并不像時(shí)鐘信號(hào)那樣是周期性的，但它的位寬是時(shí)鐘周期的整數(shù)倍，信號(hào)邊沿都是要和時(shí)鐘信號(hào)的下降沿對(duì)齊的，如果不能對(duì)齊，至少在時(shí)鐘信號(hào)下降沿附近。
同樣的，數(shù)據(jù)信號(hào)是參考DQS的，DQS又是參考時(shí)鐘信號(hào)的，它們之間的位置關(guān)系如下圖所示，圖3是時(shí)鐘信號(hào)與DQS之間的時(shí)序關(guān)系；圖4是DQS與DQ之間的時(shí)序關(guān)系。

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