在PCB設(shè)計(jì)時(shí)為什么需要做蛇形等長(zhǎng)設(shè)計(jì)

Kivy · 發(fā)表于 2019-4-8 11:42:59

在PCB設(shè)計(jì)中，等長(zhǎng)走線主要是針對(duì)一些高速的并行總線來講的。

由于這類并行總線往往有多根數(shù)據(jù)信號(hào)基于同一個(gè)時(shí)鐘采樣，每個(gè)時(shí)鐘周期可能要采樣兩次（DDRSDRAM）甚至4次，而隨著芯片運(yùn)行頻率的提高，信號(hào)傳輸延遲對(duì)時(shí)序的影響的比重越來越大，為了保證在數(shù)據(jù)采樣點(diǎn)（時(shí)鐘的上升沿或者下降沿）能正確采集所有信號(hào)的值，就必須對(duì)信號(hào)傳輸?shù)难舆t進(jìn)行控制。等長(zhǎng)走線的目的就是為了盡可能的減少所有相關(guān)信號(hào)在PCB上的傳輸延遲的差異。

高速信號(hào)有效的建立保持窗口比較小，要讓數(shù)據(jù)和控制信號(hào)都落在有效窗口內(nèi)，數(shù)據(jù)、時(shí)鐘或數(shù)據(jù)之間、控制信號(hào)之間的走線長(zhǎng)度差異就很小。具體允許的偏差可以通過計(jì)算時(shí)延來得到。

其實(shí)一般來說，時(shí)序邏輯信號(hào)要滿足建立時(shí)間和保持時(shí)間并有一定的余量。只要滿足這個(gè)條件，信號(hào)是可以不嚴(yán)格等長(zhǎng)的。

然而，實(shí)際情況是，對(duì)于高速信號(hào)來說（例如DDR2、DDR3、FSB），在設(shè)計(jì)的時(shí)候是無法知道時(shí)序是否滿足建立時(shí)間和保持時(shí)間要求（影響因素太多，包括芯片內(nèi)部走線和容性負(fù)載造成的延時(shí)差別都要考慮，很難通過計(jì)算估算出實(shí)際值），必須在芯片內(nèi)部設(shè)置可控延時(shí)器件（通過寄存器控制延時(shí)），然后掃描寄存器的值來嘗試各種延時(shí)，并通過觀察信號(hào)（直接看波形，測(cè)量建立保持時(shí)間）來確定延時(shí)的值使其滿足建立時(shí)間和保持時(shí)間要求。不過同一類信號(hào)一般只對(duì)其中一根或幾根信號(hào)線來做這種觀察，為了使所有信號(hào)都滿足時(shí)序要求，只好規(guī)定同一類信號(hào)走線全部嚴(yán)格等長(zhǎng)。

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