如何降低高速PCB串?dāng)_影響？

隨和的雛菊

　　在高速pcb設(shè)計中，串?dāng)_現(xiàn)象普遍存在，其對系統(tǒng)一般會產(chǎn)生負(fù)面影響。 IC  如果不正確處理，串?dāng)_嚴(yán)重影響高速PCB信號的完整性。

　　在高密度復(fù)雜的高速PCB設(shè)計中完全避免串?dāng)_是不可能的，那么PCB工程師應(yīng)在考慮不影響系統(tǒng)其它性能的情況下，選擇適當(dāng)?shù)姆椒ㄗ钚』�串�(dāng)_的負(fù)面影響。那如何降低串?dāng)_呢？最基本的是讓干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合越小越好。結(jié)合上面的分析，降低高速PCB串?dāng)_問題主要從以下幾個方面考慮：

　　1、在布線條件允許的條件下，盡可能拉大傳輸線間的距離，或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，最好在不同層間走線。

　　2、相鄰兩層的信號層(無平面層隔離)走線方向因該垂直，盡量避免平行走線以減少層間的串?dāng)_。

　　3、在確保信號時序的情況下，盡可能選擇轉(zhuǎn)換速度低的器件，使電場與磁場的變化速率變慢，從而降低串?dāng)_。

　　4、在設(shè)計層疊時，在滿足特征阻抗的條件下，應(yīng)使布線層與參考平面(電源或地平面)間的介質(zhì)層盡可能薄，因而加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線的耦合。

　　5、由于表層只有一個參考平面，表層布線的電場耦合比中間層強，因而對串?dāng)_較敏感的信號線盡量布在內(nèi)層。

　　6、通過端接，使傳輸線的遠(yuǎn)端和近端終端阻抗與傳輸線匹配，可大大減小串?dāng)_的幅度。