DDR設(shè)計(jì)需要背鉆嗎

edadoc · 發(fā)表于 2018-8-10 14:40:17

作者：一博科技

背鉆，相信從事pcb設(shè)計(jì)或加工的朋友來說不會陌生。我們知道，這個(gè)工藝現(xiàn)在已經(jīng)比較廣泛應(yīng)用在10G以上的高速串行通道設(shè)計(jì)中了，它的作用主要是解決過孔stub較長導(dǎo)致的高頻能量急劇衰減的問題，越小的過孔stub，急劇衰減的頻段越高，因此我們在高速設(shè)計(jì)會著重考慮它。我們也可以通過2維或者3維對過孔的仿真，得到stub和回?fù)p插損曲線的關(guān)系，例如下圖所示：

可以看到，隨著過孔stub越來越長，尖峰諧振點(diǎn)出現(xiàn)的頻段會逐漸向低頻移動(dòng)，也就是說會逐漸影響到更低頻段能量的衰減。當(dāng)然對于點(diǎn)對點(diǎn)的高速串行信號來說，我們比較容易去下結(jié)論要不要背鉆，現(xiàn)在隨著我們的DDR并行信號的速率也越來越高之后，像目前通用的DDR4的速率是2400Mbps，那我們需要背鉆嗎？

為此，本人也做了一個(gè)簡單的仿真（針對地址信號的仿真）來看看到底差異有多大？

一個(gè)簡單的fly_by拓?fù)涞脑O(shè)計(jì)如下：

如果地址信號走得靠近表層的話，的確，換層過孔帶來的stub可以比較長。

我們對這個(gè)信號拓?fù)溥M(jìn)行不同過孔stub長度（從0mil到120mil的stub）的掃描仿真，得到的波形結(jié)果（第一個(gè)顆粒）會是這樣：

我們直觀的看到，有差異的地方主要在上下電平振蕩的位置，我們放大一點(diǎn)看下，發(fā)現(xiàn)會影響大概25mV的裕量。

從眼圖上看，也大概能看到些變化，說明stub還是會對信號質(zhì)量產(chǎn)生一定的影響。

那么對于速率更高的數(shù)據(jù)信號而言，情況又是怎么樣的呢？本人還是以仿真數(shù)據(jù)來說明吧，不同過孔stub的結(jié)果如下：

從眼圖來看，信號的幅值似乎差異不大，差異主要在于上升（下降）沿這里。從波形上升/下降沿看可以看到200mil的stub和沒有stub的差異主要有30ps左右。