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作者：一博科技' C* b) R0 C7 k) \7 ?' l8 A
$ R. J1 h8 }( w前面高速先生團隊已經(jīng)講解過眾多的DDR3理論和仿真知識，下面就開始談?wù)勎覀僉ATOUT攻城獅對DDR3設(shè)計那些事情了，那么布局自然是首當(dāng)其沖了。+ t2 i/ r. D" i# [
/ v1 F4 W. U- E+ U5 w$ }3 V5 _$ ^對于DDR3的布局我們首先需要確認芯片是否支持FLY-BY走線拓撲結(jié)構(gòu)，來確定我們是使用T拓撲結(jié)構(gòu)還是FLY-BY拓撲結(jié)構(gòu).。# V0 y4 X$ b, O
6 `, h' B' g- l6 j
常規(guī)我們DDR3的布局滿足以下基本設(shè)計要求即可：
3 ^# h, H/ _) X: \
# P& I5 L' ~2 F. r% \( a5 @1.考慮BGA可維修性：BGA周邊器件5MM禁布，最小3MM。
9 ^( r: d) K! u$ j! Z% I; a2.DFM 可靠性：按照相關(guān)的工藝要求，布局時器件與器件間滿足DFM的間距要求；且考慮元件擺放的美觀性。
4 x- f" M f2 A( Y( b) v" ^3.絕對等長是否滿足要求，相對長度是否容易實現(xiàn)：布局時需要確認長度限制，及時序要求，留有足夠的繞等長空間。3 a0 B2 B1 q% @# H) U0 C6 u
4.濾波電容、上拉電阻的位置等：濾波電容靠近各個PIN放置，儲能電容均勻放置在芯片周邊（在電源平面路徑上）；上拉電阻按要求放置(布線長度小于500mil）。 $ @; f. {" ?+ N: H G' ^' b0 u
注意：如有提供DEMO板或是芯片手冊，請按照DEMO板或是芯片手冊的要求來做。
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1.濾波電容的布局要求 . u* k* f0 N6 u, \9 ?
4 Q& Y( I- s9 [0 ?
電源設(shè)計是pcb設(shè)計的核心部分，電源是否穩(wěn)定，紋波是否達到要求，都關(guān)系到CPU系統(tǒng)是否能正常工作。濾波電容的布局是電源的重要部分，遵循以下原則： # R9 I+ g/ E6 l- k' x
' r2 `$ z- p$ J& [, F2 r BCPU端和DDR3顆粒端，每個引腳對應(yīng)一個濾波電容，濾波電容盡可能靠近引腳放置。0 p; Z& x% \- u& D$ }: U0 P
線短而粗，回路盡量短；CPU和顆粒周邊均勻擺放一些儲能電容，DDR3顆粒每片至少有一個儲能電容。
# V9 D7 Z9 M! o4 a `! J7 o
) g/ g2 \ r* |# g/ _; i" a& z8 `4 k# {# ^ k
圖1：VDD電容的布局（DDR顆粒單面放）
; g8 S# G' o6 ?# k& n0 Z0 K) \9 M% \8 |& j2 C4 @, E. |
如圖2所示：VDD電容的布局（DDR顆粒正反貼） . \* a) a1 H9 [5 f6 Z6 R) V
DDR 正反貼的情況，電容離BGA 1MM，就近打孔；如可以跟PIN就近連接就連接在一起。* H. n1 }: P5 @8 {1 ~
; d5 h# Q# F7 _9 X5 v. o4 E! I
2.VREF電路布局 0 A- [4 w/ ~4 T
在DDR3中，VREF分成兩部分： " v* v U4 T) V E- F; N
. F" C+ c6 M: v/ ~. l7 T& J- p+ p
一個是為命令與地址信號服務(wù)的VREFCA；另一個是為數(shù)據(jù)總線服務(wù)的VREFDQ。
6 h: J* E/ i4 \ d( Y, ]在布局時，VREFCA、VREFDQ的濾波電容及分壓電阻要分別靠近芯片的電源引腳，如圖3所示。 ) E6 b" e+ O# y: Q0 g! v4 s) v2 u+ I
! J% H t/ s2 @1 |
) d& h& v6 v2 M) q
圖3：VREF電路布局
4 Z- t s& ?3 V1 K d9 U s& ?9 k" ?; v! K1 ?8 p* M
3.匹配電阻的布局
( E! b: e7 v& [- n. A8 d& |$ v4 _0 V0 X' b/ ^% v5 G+ s
為了提高信號質(zhì)量，地址、控制信號一般要求在源端或終端增加匹配電阻；數(shù)據(jù)可以通過調(diào)節(jié)ODT 來實現(xiàn)，所以一般建議不用加電阻。
# b2 q0 k" E) P' D
7 s( z5 z8 v' t K3 W+ Z布局時要注意電阻的擺放，到電阻端的走線長度對信號質(zhì)量有影響。! r- x4 f; z0 j- i! W
: h: a$ M2 _! C: l
布局原則如下：( H$ i& A& L+ h( j: Q' o0 c
) W. Z: R# d1 `" V. h
對于源端匹配電阻靠近CPU（驅(qū)動）放，而對于并聯(lián)端接則靠近負載端（FLy-BY靠近最后一個DDR3顆粒的位置放置而T拓撲結(jié)構(gòu)是靠近最大T點放置）
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下圖是源端匹配電阻布局示意圖；
6 V: h: j4 C7 X# G3 a
- T+ G8 Y1 }0 _) u1 G
8 b. C( e8 i2 B/ ^( @圖4：源端匹配電阻
6 L% K9 w9 B5 U- [5 J8 s- Y6 S( Y* T9 c/ I4 G. i, h4 u# B; t+ T
圖4：并聯(lián)端接 1 ^* z$ Q, b( A7 X9 T4 l5 a$ _" h
; `6 O& t9 Q5 R' x; i1 c! L* m而對于終端VTT上拉電阻要放置在相應(yīng)網(wǎng)絡(luò)的末端，即靠近最后一個DDR3顆粒的位置放置（T拓撲結(jié)構(gòu)是靠近最大T點放置）；注意VTT上拉電阻到DDR3顆粒的走線越短越好；走線長度小于500mil；每個VTT上拉電阻對應(yīng)放置一個VTT的濾波電容（最多兩個電阻共用一個電容）；VTT電源一般直接在元件面同層鋪銅來完成連接，所以放置濾波電容時需要兼顧兩方面，一方面要保證有一定的電源通道，另一方面濾波電容不能離上拉電阻太遠，以免影響濾波效果。
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圖5：VTT濾波電容 " ?8 L! i" p9 S% T x) s+ R5 z
* N3 H. i( N; \! ?. o- N6 Z+ D! x
DDR3的布局基本沒有什么難點，只是要注意諸多細節(jié)之處，相信大家都已經(jīng)學(xué)會。
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