Optics Express | 減少并行硅基行波調(diào)制器中的射頻串?dāng)_

逍遙設(shè)計(jì)自動化

引言
在快速發(fā)展的光電子集成芯片(PIC)領(lǐng)域,高密度集成電光(E-O)元件的需求不斷增加。這種集成對于開發(fā)用于數(shù)據(jù)中心、高性能計(jì)算和5G(及以后)網(wǎng)絡(luò)的緊湊、低成本、高容量收發(fā)器模塊非常重要。然而,隨著不斷提高集成密度,遇到了重大挑戰(zhàn):密集排列的元件之間的串?dāng)_。
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本文主要研究和表征光電子集成芯片中并行排列的硅基行波馬赫-曾德爾調(diào)制器(TW-MZM)之間的串?dāng)_。探討使用浮動屏蔽條來減少這種串?dāng)_,可以顯著提高芯片邊緣帶寬密度,同時(shí)不影響性能[1]。
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理解并行TW-MZM中的串?dāng)_
# @: J) F$ a) z并行TW-MZM中的串?dāng)_發(fā)生在兩個(gè)共面帶狀線(CPS)之間通過互感和互容耦合射頻(RF)信號時(shí)。這些耦合波在受害調(diào)制器中傳播,干擾主信號并在接收器中造成噪聲。這種干擾可能導(dǎo)致傳輸系統(tǒng)中的顯著功率損失,特別是當(dāng)串?dāng)_超過-20 dB時(shí)。
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圖1:提出的結(jié)構(gòu)示意圖,兩個(gè)平行的3 mm屏蔽TW-MZM,間距為D。圖像還顯示了橫截面和電場分布。

串?dāng)_緩解技術(shù)
為了解決這個(gè)挑戰(zhàn),研究了兩種方法來抑制并行TW-MZM中的串?dāng)_:
側(cè)邊導(dǎo)線:這種方法涉及在TW電極上添加側(cè)邊導(dǎo)線。
浮動屏蔽條(FSS):這種方法實(shí)施浮動屏蔽條來屏蔽TW-MZM。
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研究表明,使用FSS來屏蔽調(diào)制器可以顯著減少串?dāng)_,無需后處理,允許集成線路緊湊度提高達(dá)50%。

" W* v7 H+ {3 h, C; g器件設(shè)計(jì)和制造
: l) x8 r/ M" A4 J; j% K. k帶FSS的調(diào)制器設(shè)計(jì)包括兩個(gè)相同的屏蔽調(diào)制器,每個(gè)長度為3 mm。使用的TW電極是CPS,間距為D。該設(shè)計(jì)采用了TW-MZM的寬帶設(shè)計(jì),一個(gè)CPS作為TW電極,由兩個(gè)推挽配置的PN結(jié)加載。
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2 f1 o8 c. w3 U6 [% G0 `. e! z圖2:串?dāng)_模擬的三種設(shè)計(jì):(a)兩個(gè)平行MZM作為參考(無屏蔽),(b)兩個(gè)帶側(cè)邊導(dǎo)線的平行MZM,和(c)兩個(gè)用FSS屏蔽的平行MZM。
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4 A& F( _8 J# }2 ^# }( ]4 y- `( A該器件使用200毫米晶圓硅基光電子代工工藝制造,具有220納米Si層和3微米埋氧層。這些MZM的PN結(jié)設(shè)計(jì)采用三級摻雜結(jié)構(gòu),位于220納米高的硅肋波導(dǎo)內(nèi)。采用串聯(lián)推挽配置來最小化加載的PN結(jié)電容,這限制了帶寬。

設(shè)計(jì)優(yōu)化
( {) g4 ?. m# i為了優(yōu)化設(shè)計(jì),使用ANSYS HFSS進(jìn)行了模擬。系統(tǒng)地改變了屏蔽參數(shù),特別是條寬(SW)和條間距(SS),并計(jì)算了回波損耗。


3 r* m& q7 ?: s& ^  l3 X圖3:(a) HFSS模擬結(jié)果,顯示不同條寬(SW)和條間距(SS)組合的回波損耗。(b)在SW=2μm時(shí),最大回波損耗和射頻串?dāng)_隨條間距(SS)的變化。
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模擬顯示,當(dāng)調(diào)制器的整個(gè)頂部表面被單一、無縫的金屬屏蔽覆蓋時(shí),幾乎所有功率都被反射。隨著減小條寬并增加條間距,回波損耗降低。發(fā)現(xiàn)SW=2μm和SS=150μm的配置產(chǎn)生的最大回波損耗為10 dB,與參考MZM相似。

* Y6 s+ ~: U& s' M+ J& ?* K模擬結(jié)果
HFSS模擬展示了FSS在減少串?dāng)_方面的有效性。屏蔽MZM相比無屏蔽MZM顯示出約10 dB的串?dāng)_減少。

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9 x( e" W& I/ f圖4:HFSS模擬結(jié)果:(a)遠(yuǎn)端串?dāng)_和(b)近端串?dāng)_,適用于圖2所示的三種結(jié)構(gòu),包括無屏蔽參考(在D=350μm,650μm),側(cè)邊導(dǎo)線,和屏蔽MZM。

2 ]& _! K, V3 v# Q; C有趣的是,與無屏蔽MZM相比,加入側(cè)邊導(dǎo)線并沒有顯著減少射頻串?dāng)_。觀察到,對于所有三種結(jié)構(gòu),遠(yuǎn)端和近端串?dāng)_在較高頻率下都會增加。然而,使用屏蔽MZM可以在這些較高頻率下仍然減少串?dāng)_。

- M+ y3 C# g% L+ j: M  T測量結(jié)果和討論
進(jìn)行了電-電(E-E)和電-光(E-O)表征來驗(yàn)證模擬結(jié)果。

' W# x$ K) d( A$ j1 Y9 J射頻測量
使用4端口矢量網(wǎng)絡(luò)分析儀,測量了不同MZM配置的E-E響應(yīng)和串?dāng)_。

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  |3 p) b/ }5 t- ^  r# F1 l  ~圖5:無屏蔽MZM(CPS在金屬2(M2)和金屬1(M1)層)和屏蔽MZM的E-E響應(yīng)測量結(jié)果。
& @9 s& i1 {3 V4 X1 I" ?! c
: u$ R7 K* X, M# b. t測量證實(shí),將TW電極從Metal2移到Metal1對調(diào)制器的E-E響應(yīng)影響有限。對結(jié)構(gòu)添加屏蔽也是如此。

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. `- x* Q4 ]7 k" }5 c圖6:無屏蔽(參考)MZM、帶側(cè)邊導(dǎo)線的MZM和屏蔽MZM(D=350μm)的測量結(jié)果:(a)遠(yuǎn)端和(b)近端串?dāng)_。

遠(yuǎn)端和近端串?dāng)_測量與模擬結(jié)果很好地吻合。屏蔽MZM表現(xiàn)出最小的串?dāng)_,比其他調(diào)制器低約5到10 dB。

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* ~- m/ f1 z2 P2 {6 f# R' W. }圖7:屏蔽效能(SE)的模擬和測量結(jié)果。

6 Y6 Y$ w$ D. X  ^( J2 V  |7 U觀察到屏蔽效能的模擬和測量結(jié)果之間有很好的一致性,在50 GHz以下保持在約10 dB,在50到60 GHz范圍內(nèi)降至約5 dB。

7 j8 \/ j% D' C; I8 i5 JE-O測量
對于E-O測量,使用了相同的矢量網(wǎng)絡(luò)分析儀和70 GHz光電探測器,以及1553 nm的外腔激光器。
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8 u8 a% C) [4 N2 L: ~5 H/ m5 G! X圖8:無屏蔽(參考)MZM和屏蔽MZM(D=350μm)的測量結(jié)果:(a) E-O響應(yīng)(無屏蔽MZM在Metal 1和Metal2都進(jìn)行了測量),和(b) E-O串?dāng)_。

( o4 }- m* `) l) s0 D$ I2 [  FE-O測量證實(shí),E-O響應(yīng)不受行波電極重新定位或加入浮動屏蔽的顯著影響。在4V DC偏置下,無屏蔽和屏蔽MZM都表現(xiàn)出幾乎相同的3 dB帶寬,大約集中在60 GHz附近。

E-O串?dāng)_測量顯示,使用浮動屏蔽可以大幅抑制串?dāng)_。然而,在較高頻率下,E-O串?dāng)_的減少變得不那么明顯,可能是由于射頻串?dāng)_增加。

結(jié)論
研究表明,在并行TW-MZM中使用浮動屏蔽可以顯著減少串?dāng)_,允許集成線路緊湊度提高達(dá)50%。在金屬2層實(shí)施浮動屏蔽來屏蔽調(diào)制器不會影響其電光響應(yīng),并且可以與其他串?dāng)_緩解方法有效結(jié)合,進(jìn)一步減少串?dāng)_。

這項(xiàng)研究為光電子集成芯片中電光元件的高密度集成提供了可能,使更緊湊、高效和強(qiáng)大的光通信系統(tǒng)的開發(fā)成為可能,以滿足下一代數(shù)據(jù)中心、高性能計(jì)算和5G(及以后)網(wǎng)絡(luò)的需求。

參考文獻(xiàn)
: I9 I% s' I( a1 O1 \[1] Mohammadi, L. A. Rusch and W. Shi, "RF crosstalk mitigation via floating shields in parallel silicon traveling-wave modulators," Opt. Express, vol. 32, no. 21, pp. 36075-36084, Oct. 2024.
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