IMEC更新 | 背面供電網(wǎng)絡革新芯片設計

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引言
隨著半導體技術不斷進步，傳統(tǒng)的集成電路供電方法正面臨重大挑戰(zhàn)�，F(xiàn)代芯片日益增加的復雜性和密度已經(jīng)推動正面供電網(wǎng)絡達到極限，促使研究人員和制造商探索創(chuàng)新解決方案。背面供電網(wǎng)絡（BSPDN）就是受到廣泛關注的方案。本文將探討B(tài)SPDN的概念、優(yōu)勢、關鍵技術以及在2D和3D芯片設計中的潛在應用[1]。

' ?" ?' ]8 f' I2 o: u4 S6 `理解供電網(wǎng)絡
% U) w' T8 q. M0 z) K3 ?( ^在探討背面供電之前，了解傳統(tǒng)供電網(wǎng)絡的運作方式很有必要。在常規(guī)芯片設計中，電源通過晶圓正面的后端金屬層（BEOL）供應。這種方法已經(jīng)服務于業(yè)界數(shù)十年，但隨著芯片設計日益復雜，正面供電方式逐漸顯現(xiàn)出問題。
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* U, m; @. e/ U6 ~! E! d圖1：傳統(tǒng)正面供電網(wǎng)絡的示意圖。該圖說明了電源如何通過BEOL的多個金屬層供應。
* U! n0 j, [( q, v
! E7 i8 ^+ @" V  e; v$ \- d' x' C在傳統(tǒng)的正面供電網(wǎng)絡中，電源需要穿過15-20層BEOL堆棧。隨著金屬線和通孔在接近晶體管時變得更窄，其電阻增加，導致功率損耗和電壓降。這種現(xiàn)象被稱為IR降，在每一代新技術中變得更加明顯，使得在電壓調(diào)節(jié)器和晶體管之間保持所需的10%功率損耗余量變得更具挑戰(zhàn)性。
* d9 I* c8 H: O$ X

背面供電的概念
背面供電網(wǎng)絡提供了新穎的方法來解決正面供電的局限性。其基本思想是通過將整個供電分配移到硅晶圓的背面，從而將供電網(wǎng)絡與信號網(wǎng)絡分離。
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; C* _: @" K/ N; p6 C
圖2：背面供電網(wǎng)絡允許將供電與信號網(wǎng)絡分離。該圖展示了如何直接從晶圓背面向晶體管供電。

在BSPDN配置中，電源通過晶圓背面更寬、電阻更小的金屬線直接供應到標準單元。這種方法消除了電源需要通過復雜BEOL堆棧的必要，提供了幾個優(yōu)勢：
1. 降低IR降
; }) C6 o" L1 {1 x8 i2. 改善供電性能
3. 減少BEOL中的布線擁塞
8 T+ `+ R$ H  X" R$ M' ^0 @9 K4 S+ q4. 有可能進一步縮小標準單元高度

實現(xiàn)BSPDN的關鍵技術
, F& u% T9 O  r8 z- L1 _兩項關鍵技術使背面供電網(wǎng)絡的實現(xiàn)成為可能：埋入式電源軌（BPRs）和納米級硅通孔（nTSVs）。

8 q3 |/ A, c. Z9 s: |1. 埋入式電源軌（BPRs）
- M% ?/ ]' z# C9 P) t; eBPRs是埋在晶體管下方的金屬線構造，部分位于硅基板內(nèi)，部分位于淺溝槽隔離氧化物內(nèi)。BPRs取代了傳統(tǒng)上在BEOL標準單元級實現(xiàn)的VDD和VSS電源軌。

! V+ x: F& D% _: O4 r8 z4 fBPRs的優(yōu)勢包括：
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減少BEOL中的金屬軌道數(shù)量

進一步縮小標準單元高度

當垂直于標準單元設計時，可降低IR降
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, D5 t9 l9 }6 J+ b4 X9 h; C2. 納米級硅通孔（nTSVs）
" V& z' ~6 b1 EnTSVs是在薄化晶圓背面處理的高縱橫比通孔。當與BPRs結合時，可以實現(xiàn)從晶圓背面到前端活性器件的高效供電。
% `, D; _5 c+ P

% V" [& Z4 Y& @3 P圖3：通過BPRs和nTSVs連接到晶圓背面的納米片的背面供電網(wǎng)絡實現(xiàn)示意圖。該圖說明了BPRs和nTSVs在BSPDN設計中的集成。
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( [* |$ F" d+ o$ b7 y量化BSPDN的優(yōu)勢
Imec與Arm合作進行的研究證明了背面供電的顯著優(yōu)勢。在先進的CPU設計上進行的模擬比較了三種供電方法：

常規(guī)正面供電

帶BPRs的正面供電

帶nTSVs落在BPRs上的背面供電
[/ol]
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8 K. g1 r5 P5 [+ N" z, Q3 d  s圖4：比較不同供電方法的動態(tài)IR降。該圖顯示了帶BPRs和nTSVs的背面供電的卓越性能。

4 ?' ~1 U. A$ V; y; a結果令人矚目：
3 `$ H- K4 L. e

帶BPRs的正面供電與傳統(tǒng)正面供電相比，IR降降低了約1.7倍。

帶BPRs的背面供電實現(xiàn)了令人印象深刻的7倍IR降降低。
' z/ M6 Y. l( y( T' V  N0 Y; V
$ j. C, s  m! B這些發(fā)現(xiàn)清楚地展示了BSPDN在先進芯片設計中顯著改善供電效率的潛力。

BSPDN實現(xiàn)的工藝流程
2 b/ B6 H; j1 |+ ?實現(xiàn)背面供電網(wǎng)絡涉及幾個關鍵步驟。讓我們探討創(chuàng)建帶有落在BPRs上的nTSVs的BSPDN的整體工藝流程。


圖5：帶BPRs連接到nTSVs的背面供電網(wǎng)絡的工藝流程。該圖概述了制造BSPDN的關鍵步驟。

0 q1 {# P1 b/ W' ?步驟1：帶埋入式電源軌的正面處理
; `) w% \/ k. u該過程始于在300毫米硅晶圓上生長SiGe層，然后是薄硅帽層。在淺溝槽隔離之后定義埋入式電源軌，在硅帽層中刻蝕溝槽并填充氧化物襯里和金屬（通常是W或Ru）。然后對電源軌進行回刻并用電介質(zhì)封頂。完成器件處理（例如，縮小的FinFETs），并將BPRs連接到晶體管的源極/漏極區(qū)域。

步驟2：晶圓對晶圓鍵合和晶圓減薄
9 [: S; T9 X/ X7 l& e  _含有器件和BPRs的晶圓翻轉(zhuǎn)并使用SiCN-to-SiCN介電融合鍵合與載體晶圓鍵合。然后將第一個晶圓的背面減薄以暴露SiGe刻蝕停止層，隨后移除該層。
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- F' I7 U$ R$ A" w8 q步驟3：nTSV處理和與BPRs的連接
' {  a$ D" }  }' }; B) d在沉積背面鈍化層后，通過硅刻蝕nTSVs，落在BPR的頂端。nTSVs用氧化物襯里和金屬（W）填充，并以200納米的間距集成。通過添加一個或多個背面金屬層完成該過程，將晶圓背面通過nTSVs連接到BPR。

關鍵工藝步驟和挑戰(zhàn)
0 v! T; j+ _% ?7 s8 M) _: `# b  n實現(xiàn)BSPDN引入了幾個新的芯片制造步驟，每個步驟都有自身的挑戰(zhàn)：
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1. BPR實現(xiàn)
, O' H; m0 o2 Q. d在前端（FEOL）引入金屬需要仔細考慮材料選擇和工藝集成。耐火金屬如Ru或W由于在后續(xù)器件制造過程中對高溫的抵抗力而顯示出潛力。

; {! n1 F  s- E' Z2. 極端晶圓減薄
2 {+ x( _6 i2 a3 T將晶圓減薄到幾百納米對于暴露nTSVs和最小化其電阻率很重要。這個過程需要精確控制厚度變化和選擇性刻蝕技術。
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3. 晶圓鍵合和nTSV/BPR對準
晶圓鍵合步驟可能引入扭曲，這對nTSVs與底部BPR層的精確對準提出了挑戰(zhàn)。采用先進的光刻校正技術以實現(xiàn)小于10納米的重疊誤差。
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4. 熱管理
7 d" P) b; G% i6 c) }硅基板的極端減薄引起了對器件自加熱的擔憂。初步建模表明，晶圓背面的金屬線可以提供額外的橫向熱擴散來緩解這種效應。
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性能驗證
3 B0 X2 c2 n6 L3 l( c/ s* M為了評估BSPDN實現(xiàn)對器件性能的影響，imec使用描述的制造流程構建了一個測試載體�？s小的FinFETs通過320納米深的nTSVs連接到晶圓背面的BPRs上。


! `: K; N$ Z! o; |2 x* y圖6：顯示連接到晶圓背面和正面的縮小FinFETs的TEM圖像。該圖展示了BSPDN與活性器件的成功集成。

結果令人鼓舞：

FinFET性能沒有因BPR實現(xiàn)和背面處理而降低。

在工藝結束時的退火步驟確保了最佳的器件特性。
$ D+ Y& ?; H) {- e/ ^+ f0 O: d
( w! d' P6 ]4 A. z" v& `$ A! _, j這些發(fā)現(xiàn)驗證了BSPDN實現(xiàn)的可行性，且不會影響器件性能。
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/ v1 Y5 F  J3 f+ L* T: D  L( u( l* ?9 @應用和未來前景
8 f( H& ?1 v% X" G1 J2 J背面供電網(wǎng)絡在先進半導體技術中有廣泛的潛在應用：


5 r8 p' D4 ]6 L6 f  I0 V; X2 i1. 先進邏輯集成電路
1 z1 z) @9 O. [5 P一些芯片制造商已宣布計劃在2納米節(jié)點及以后的邏輯集成電路中引入BSPDNs。這項技術特別適合6T標準單元中的納米片晶體管，有可能使標準單元高度低于6T。

2. 3D片上系統(tǒng)（3D-SOCs）
BSPDNs在改善3D-SOCs性能方面具有巨大潛力。在內(nèi)存-邏輯分區(qū)設計中，邏輯晶圓的背面可用于供電，而內(nèi)存晶圓則鍵合到正面。


圖7：帶背面供電實現(xiàn)的3D-SOC示意圖。該圖說明了BSPDN如何集成到3D芯片設計中。
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對這種配置的模擬顯示了令人印象深刻的結果：
8 Q# a1 |) g; w8 I5 L  ^

底部裸片平均IR降降低81%

與傳統(tǒng)正面供電相比，峰值IR降降低77%

這些發(fā)現(xiàn)表明BSPDNs非常適合先進CMOS節(jié)點的3D IC供電。

6 F! ^0 _; I+ w: b3. 擴展功能
4 q+ p( c$ @" M% M/ @! p9 E利用晶圓自由背面的概念可以擴展到包含其他功能：

實現(xiàn)I/O設備

集成ESD保護設備

集成去耦電容
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% Q, j8 X: b+ w2 o3 U5 [+ Y% k例如，Imec已經(jīng)證明了在背面集成2.5D金屬-絕緣體-金屬電容（MIMCAP），將電容密度提高了4到5倍，進一步改善了IR降性能。

結論
背面供電網(wǎng)絡代表了芯片設計的范式轉(zhuǎn)變，在供電效率、IR降減少和布線擁塞緩解方面提供了顯著改進。隨著半導體行業(yè)繼續(xù)推動晶體管縮放和3D集成的邊界，BSPDNs有望在實現(xiàn)下一代高性能、節(jié)能集成電路中發(fā)揮關鍵作用。
* m- N2 v/ z0 T4 w5 m) W/ ?" w2 J
關鍵技術如埋入式電源軌和納米級硅通孔的成功演示為BSPDNs的實際實現(xiàn)奠定了基礎。雖然在極端晶圓減薄和熱管理等領域仍存在挑戰(zhàn)，但持續(xù)的研究和開發(fā)努力正在迅速解決這些問題。
0 {0 W" U$ k7 a4 T' V  e9 [4 ~$ v
* _2 D3 p0 W; F0 d# T: |, EBSPDNs的潛在應用范圍超越了傳統(tǒng)的2D集成電路，涵蓋了先進的3D-SOCs和新穎的芯片架構。將供電與信號布線分離的能力為芯片設計開辟了新的可能性，有望在更小的形態(tài)因子中實現(xiàn)更高的性能、更低的功耗和增加的功能。
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, W& F2 ~( @0 r5 _% y
參考來源
( T8 ]7 ]' _3 {[1] F. Author, "How to Power Chips from the Backside," imec, Jul. 2024. [Online]. Available: https://www.imec-int.com/en/articles/how-power-chips-backside. [Accessed: Aug. 25, 2024].
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