altium designer routing 提示clearance constraint

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發(fā)布時間: 2021-9-20 08:24

求助,求助,在PCB板設計界面拉線的話,布線走線的時候,即使是同網(wǎng)絡之間的拉線也在報錯,clearance constraint ,為了驗證我 PT 快捷操作也是一樣的,一段沒有連接任何封裝的電氣走線,也會報告線距沖突.求助

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Kivy 發(fā)表于 2021-10-13 21:49:02

這個不是線寬規(guī)則報錯查看下你的規(guī)則是不是設置了同網(wǎng)絡的間距報錯

SHAO先生 發(fā)表于 2021-10-11 14:00:54

你的走線寬度，違反了線寬規(guī)則