利用3D光電子技術(shù)實(shí)現(xiàn)超低能耗、高帶寬密度的芯片數(shù)據(jù)鏈路

逍遙設(shè)計(jì)自動(dòng)化

引言
9 }+ D# h0 f( i) g2 `在人工智能（AI）和先進(jìn)計(jì)算的時(shí)代，芯片間高效數(shù)據(jù)通信的需求比以往任何時(shí)候都更加迫切。雖然AI芯片開發(fā)速度迅猛，但連接這些芯片的網(wǎng)絡(luò)卻落后了，這成為了擴(kuò)展AI性能的重大瓶頸。本文探討了突破性的方法，通過使用3D集成光電子技術(shù)來解決這一挑戰(zhàn)，實(shí)現(xiàn)超低能耗、高帶寬密度的芯片數(shù)據(jù)鏈路[1]。


" b6 k4 k& W2 F2 a2 I芯片間通信的挑戰(zhàn)
隨著AI硬件不斷發(fā)展，計(jì)算速度和通信帶寬之間的差距顯著擴(kuò)大。在過去二十年中，芯片計(jì)算速度的增長比通信帶寬快了一千倍。這種差異導(dǎo)致數(shù)據(jù)傳輸?shù)哪芰肯�耗不成比例地高，目前�?shù)據(jù)傳輸?shù)哪芎谋扔?jì)算本身高出兩個(gè)數(shù)量級(jí)。

) N) A* Y5 s) k# Q2 A/ @3D集成光電子收發(fā)器
為了應(yīng)對(duì)這一挑戰(zhàn)，研究人員開發(fā)了新型3D集成光電子收發(fā)器。結(jié)合了光子和電子芯片的密集3D集成，實(shí)現(xiàn)了迄今為止能耗最低的光學(xué)數(shù)據(jù)鏈路。
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圖1：3D集成光電子收發(fā)器。此圖展示了3D集成系統(tǒng)的組件和結(jié)構(gòu)。

; {6 d# ]+ B5 m, _3 X6 P& ]% h3 W本研究中展示的收發(fā)器每傳輸一位數(shù)據(jù)僅消耗120飛焦耳（fJ）的能量，同時(shí)在每平方毫米芯片面積上提供5.3太比特每秒（Tb/s）的帶寬密度。這些數(shù)據(jù)比之前的演示在能耗和帶寬密度方面都提高了一倍。

6 c9 B" B& s4 r/ P4 P0 |* e2 V關(guān)鍵組件和設(shè)計(jì)
3 Q' s$ h/ U0 R2 o7 V) p, ^收發(fā)器系統(tǒng)包含幾個(gè)關(guān)鍵組件：

光子芯片：包含基于微諧振器的發(fā)射器和接收器陣列。

電子芯片：包含控制和處理線路。

3D集成：利用銅柱凸點(diǎn)實(shí)現(xiàn)光子和電子芯片之間的高密度連接。
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2 Q- z4 |* G2 U0 A$ a圖2：電子和光子芯片鍵合的橫截面掃描電子顯微鏡圖像，展示了兩層的集成。
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/ A. }4 H  x( y! k6 u該系統(tǒng)采用80通道基于微諧振器的發(fā)射器和接收器陣列，每個(gè)通道以10 Gb/s的速率運(yùn)行。這種大規(guī)模并行性允許在保持單個(gè)通道速率相對(duì)較低的同時(shí)實(shí)現(xiàn)高總帶寬，從而優(yōu)化能源效率。
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發(fā)射器設(shè)計(jì)和性能
, j* D9 y" q+ M  }  [+ y陣列中的發(fā)射器單元設(shè)計(jì)旨在實(shí)現(xiàn)最佳能源效率和信號(hào)質(zhì)量。
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圖3：發(fā)射器特性和性能。此圖顯示了發(fā)射器設(shè)計(jì)的各個(gè)方面和性能指標(biāo)。
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當(dāng)以1 V擺幅驅(qū)動(dòng)微盤時(shí)，每個(gè)發(fā)射器單元僅消耗50 fJ/位。垂直p-n結(jié)微盤通過在p-n耗盡區(qū)和盤的光學(xué)回廊模式之間實(shí)現(xiàn)更高的重疊，使得低電壓驅(qū)動(dòng)成為可能，相比橫向結(jié)更為優(yōu)越。
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圖4：光子芯片上所有80個(gè)調(diào)制器的眼圖，展示了傳輸信號(hào)的一致性和質(zhì)量。

發(fā)射器實(shí)現(xiàn)了出色的信號(hào)質(zhì)量，所有80個(gè)通道都有開放的眼圖，并在各種驅(qū)動(dòng)電壓下實(shí)現(xiàn)了無錯(cuò)誤性能（誤碼率

- j" S. l7 Z& c2 D+ {" D接收器設(shè)計(jì)和性能
% K; S# U0 o+ G) a接收器單元設(shè)計(jì)旨在以最小的能量消耗將光信號(hào)高效地轉(zhuǎn)換回電域。
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圖5：接收器特性和性能。此圖概述了接收器的設(shè)計(jì)和關(guān)鍵性能指標(biāo)。

6 S! `/ F$ A+ U當(dāng)以-24.85 dBm平均功率接收10 Gb/s信號(hào)時(shí)，每個(gè)接收器單元消耗70 fJ/位，誤碼率為4×10^-10。接收器中使用的光電二極管是一種垂直p-硅，i-鍺，n-鍺二極管，能以1 A/W的效率高效地將光信號(hào)轉(zhuǎn)換為電流。
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接收器在4×10^-10誤碼率下實(shí)現(xiàn)了-24.85 dBm的靈敏度，使用19 dB消光比信號(hào)測(cè)得的輸入?yún)⒖荚肼暈?80 nW。

完整數(shù)據(jù)通信鏈路
為了驗(yàn)證整個(gè)系統(tǒng)的性能，研究人員將兩個(gè)獨(dú)立的收發(fā)器連接成一個(gè)完整的數(shù)據(jù)通信鏈路。
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圖6：發(fā)射器到接收器數(shù)據(jù)通信鏈路演示。此圖展示了完整鏈路的設(shè)置和性能。

在這種配置中，一個(gè)收發(fā)器作為發(fā)射器，另一個(gè)作為接收器。共享時(shí)鐘同步兩個(gè)電子芯片，每個(gè)接收器單元中的可編程時(shí)鐘延遲將傳輸?shù)臄?shù)據(jù)與接收器采樣點(diǎn)對(duì)齊。鏈路演示顯示了出色的性能，每個(gè)通道都有開放的眼圖，所有通道的誤碼率都很低。
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3D集成方法的優(yōu)勢(shì)
與傳統(tǒng)的單片集成相比，3D集成方法提供了幾個(gè)優(yōu)勢(shì)：

靈活性：允許光子和電子芯片使用不同的工藝節(jié)點(diǎn)。

可擴(kuò)展性：能夠使用更先進(jìn)的CMOS節(jié)點(diǎn)以進(jìn)一步提高能源效率。

密度：通過垂直堆疊實(shí)現(xiàn)更高的帶寬密度。
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未來改進(jìn)和挑戰(zhàn)
雖然展示的系統(tǒng)在能源效率和帶寬密度方面實(shí)現(xiàn)了記錄性能，但仍有改進(jìn)空間：

調(diào)制器效率：開發(fā)電容更低、電光響應(yīng)更高的諧振調(diào)制器。

光電二極管設(shè)計(jì)：創(chuàng)建電容更低的光電二極管，以減少接收器的功耗和噪聲。

先進(jìn)CMOS節(jié)點(diǎn)：將電子線路移至更先進(jìn)的CMOS節(jié)點(diǎn)，以進(jìn)一步降低能耗。

鍵合技術(shù)：探索混合鍵合技術(shù)，實(shí)現(xiàn)更高的密度擴(kuò)展。

熱管理：實(shí)施改進(jìn)的熱控制線路和技術(shù)，以管理諧振器的溫度變化。

, o3 t0 z% @, y# n  m& a潛在應(yīng)用
這項(xiàng)技術(shù)實(shí)現(xiàn)的超低功耗、高帶寬光學(xué)鏈路具有深遠(yuǎn)的影響：
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AI和機(jī)器學(xué)習(xí)：實(shí)現(xiàn)分布式AI計(jì)算節(jié)點(diǎn)之間更高效的通信。

數(shù)據(jù)中心：提高大規(guī)模計(jì)算設(shè)施的互連效率，降低功耗。

高性能計(jì)算：促進(jìn)處理器和內(nèi)存之間更快速、更節(jié)能的通信。

邊緣計(jì)算：通過改進(jìn)的數(shù)據(jù)傳輸能力，實(shí)現(xiàn)更強(qiáng)大、更高效的邊緣器件。
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5 p) q: G& O) e: ^. C結(jié)論
7 y/ h# _9 U( r本文介紹的3D集成光電子收發(fā)器在解決空間分布計(jì)算節(jié)點(diǎn)之間的帶寬瓶頸方面取得了突破。通過實(shí)現(xiàn)每傳輸一位數(shù)據(jù)僅消耗120 fJ的超低能耗和5.3 Tb/s/mm^2的高帶寬密度，這項(xiàng)技術(shù)為新一代AI計(jì)算硬件的發(fā)展奠定了基礎(chǔ)，不再受數(shù)據(jù)局部性的限制。
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, w  m; P# p: t" A隨著該領(lǐng)域研究的不斷推進(jìn)，我們可以期待能源效率、帶寬密度和集成技術(shù)方面的進(jìn)一步改進(jìn)。這些發(fā)展將在塑造計(jì)算未來方面發(fā)揮關(guān)鍵作用，使更強(qiáng)大、更高效的AI系統(tǒng)、數(shù)據(jù)中心和高性能計(jì)算應(yīng)用成為現(xiàn)實(shí)。
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參考文獻(xiàn)
[1] S. Daudlin et al., "3D photonics for ultra-low energy, high bandwidth-density chip data links," arXiv:2310.01615v1 [physics.optics], Oct. 2023.
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