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發(fā)布時(shí)間: 2024-9-9 15:19

正文摘要:

在學(xué)習(xí)17.4 版本的pcb設(shè)計(jì)時(shí)，為什么原理圖導(dǎo)入PCB網(wǎng)絡(luò)，就顯示X***？這不是需要先進(jìn)行Model Assi**ent才能生成嗎？

回復(fù)

凡億陳柳 發(fā)表于 2024-9-14 10:05:37
這樣應(yīng)該是你原理圖里面添加了屬性，導(dǎo)入pcb之后就有，你可以在pcb里面清除XNet的屬性

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