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PCI總線布線的特殊要求

已有 261 次閱讀2021-8-12 16:42 | PCB

我們可以從下面的幾點來分析一下pci：
1 、首先，pci系統(tǒng)是一個同步時序的體統(tǒng)，而且是common clock方式進行的。
2、 pci的電平特點是依靠發(fā)射信號疊加達到預期的電平設(shè)計。
3 、pci系統(tǒng)一般是多負載的情況，一個pci的橋片最多按照pci的規(guī)范可以帶6個負載（好像一般系統(tǒng)也不會操作5個）。
4、 pci的拓撲結(jié)構(gòu)可以是菊花鏈等多種拓撲結(jié)構(gòu)，選擇什么樣的拓撲結(jié)構(gòu)需要根據(jù)系統(tǒng)的布局和仿真結(jié)果進行設(shè)計。
5、另外pci的ad信號線是雙向的，需要在布局和仿真的時候關(guān)注pci的slave和master之間的關(guān)系。
指導了上面的幾個問題我們可以根據(jù)pci規(guī)范以及pci的仿真結(jié)果大致得到下面的幾個約束：
1 、pci的各個時鐘之間的skew不要大于2ns。
2 、pci的flight time不要超過10ns（自己拿一個系統(tǒng)計算就知道為什么這樣規(guī)定了），這個是針對33m pci進行越是的，這個延時只的信號從一個設(shè)備傳輸?shù)搅硪粋€設(shè)計后，經(jīng)過反射回到最初的芯片的傳輸延時，包括，pcb走線延時，和因為驅(qū)動器buffer（包括拓撲）造成的信號畸變的延時。
3、 pci的阻抗設(shè)計需要根據(jù)實際的系統(tǒng)進行仿真決定，pci規(guī)范的推薦值在50－110ohm之間。
4 、需要考慮一些特殊的信號走線的延時，比如req＃。可以查一下規(guī)范我記著應該有特殊的要求。
5 、pci規(guī)范上面規(guī)定的2.5"和1.5"的大小那是為了規(guī)范各個不同的pci廠家的規(guī)范進行的。如果你在系統(tǒng)的板上面進行設(shè)計，只要計算的時序滿足要求就可以了。
6 、如果存在pci的橋片，這些橋片一般都會通過pll或者dll的時鐘調(diào)節(jié)pci設(shè)計的setup和hold時間，這些時鐘的處理可以根據(jù)實際的芯片進行調(diào)整，一般的要求是延時和pci clk的一樣，記住這里的延時不僅僅是指pcb走線的延時。
7 、如果你設(shè)計的是cpci系統(tǒng)，終端電阻是需要考慮的。大家如果有研究就會發(fā)現(xiàn)cpci系統(tǒng)的槽間距是有要求的，好像是0.8"，為什么？從時序和pci信號反射的角度考慮，而且需要仿真決定stub長度以及電阻的大小。

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