為什么高速PCB需要等長布線？

lfljiang · 發(fā)表于 2016-12-23 14:12:08

高速信號有效的建立保持窗口比較小，要讓數(shù)據(jù)和控制信號都落在有效窗口內(nèi)，數(shù)據(jù)、時鐘或數(shù)據(jù)之間、控制信號之間的走線長度差異就很小。具體允許的偏差可以通過計算時延來得到。

其實一般來說，時序邏輯信號要滿足建立時間和保持時間并有一定的余量。只要滿足這個條件，信號是可以不嚴格等長的。然而，實際情況是，對于高速信號來說（例如DDR2、DDR3、FSB），在設(shè)計的時候是無法知道時序是否滿足建立時間和保持時間要求（影響因素太多，包括芯片內(nèi)部走線和容性負載造成的延時差別都要考慮，很難通過計算估算出實際值），必須在芯片內(nèi)部設(shè)置可控延時器件（通過寄存器控制延時），然后掃描寄存器的值來嘗試各種延時，并通過觀察信號（直接看波形，測量建立保持時間）來確定延時的值使其滿足建立時間和保持時間要求。不過同一類信號一般只對其中一根或幾根信號線來做這種觀察，為了使所有信號都滿足時序要求，只好規(guī)定同一類信號走線全部嚴格等長。

上面說的是高速并行信號。對于高速的串行信號，如果是帶時鐘的，時鐘和串行數(shù)據(jù)也必須滿足建立保持時間要求，所以也要控制好長度。

有些高速串行信號雖然帶時鐘，但這個時鐘不是用來鎖存數(shù)據(jù)而是一個頻率較低的參考時鐘，那么數(shù)據(jù)和時鐘以及多個通道之間的數(shù)據(jù)的skew就可以寬松很多，不用嚴格等長，因為接收芯片是能夠正確找出每個通道的起始位并且把參考時鐘經(jīng)過PLL倍頻和相移來鎖存數(shù)據(jù)的。例如TMDS信號，串行數(shù)據(jù)的差分對之間要嚴格等長，但數(shù)據(jù)之間的skew放寬到+/-20%的時鐘周期。不過為了避免不必要的問題，一般來說像TMDS、PCI-E這些串行信號，通道間一般也要做等長，不過允許的偏差可以比較大，例如200ps以上。