在處理布線密度時應(yīng)注意哪些問題?

Kivy

問：在電路板尺寸固定的情況下，如果設(shè)計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時走線過細(xì)也使阻抗無法降低，請問在高速(>100MHz)高密度pcb設(shè)計中有哪些技巧?
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答：在設(shè)計高速高密度PCB時，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘�時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

1.控制走線特性阻抗的連續(xù)與匹配。

2.走線間距的大小。一般�？吹降拈g距為兩倍線寬�？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。

3.選擇適當(dāng)?shù)亩私臃绞健?/font>

4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。

5.利用盲埋孔(blindried via)來增加走線面積。但是PCB板的制作成本會增加。

在實(shí)際執(zhí)行時確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的影響。

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