使用Sigrity進(jìn)行走線阻抗與耦合度檢查

Pcbbar · 發(fā)表于 2019-11-18 23:13:18

layout中對(duì)于走線最基礎(chǔ)的關(guān)注點(diǎn)是阻抗和串?dāng)_。對(duì)于阻抗，在開始設(shè)計(jì)PCB之前，我們會(huì)計(jì)算出滿足阻抗要求的單端走線以及差分線等。對(duì)于串?dāng)_則是通過設(shè)置走線與走線之間的間距。這兩者我們都會(huì)在設(shè)計(jì)的時(shí)候?qū)?shù)填寫到規(guī)則管理器中進(jìn)行布線約束。

但實(shí)際設(shè)計(jì)中通常不能完全遵守設(shè)計(jì)規(guī)則，比如在Fanout區(qū)域需要降低走線線寬等，這也是區(qū)域規(guī)則存在的原因。除了這種由于設(shè)計(jì)條件的限制造成的設(shè)計(jì)偏差，也有一些是設(shè)計(jì)者本身的疏忽造成的，比如走線存在垮分割、走線貼著參考平面邊緣以及本身規(guī)則設(shè)置不完善導(dǎo)致有線寬或是間距的變化，進(jìn)一步還有阻抗的變化引起串?dāng)_的變化等。

這些設(shè)計(jì)上的疏忽會(huì)導(dǎo)致阻抗或是串?dāng)_量的變化，而這種變化單憑設(shè)計(jì)者本身依靠經(jīng)驗(yàn)去檢查很容易就出現(xiàn)疏漏。這個(gè)時(shí)候可以借用仿真工具Sigrity中的走線阻抗耦合檢查工具快速對(duì)指定信號(hào)或是整版信號(hào)進(jìn)行檢查。

為了演示軟件功能，在這里準(zhǔn)備了一個(gè)DEMO板，并對(duì)DEMO板做一些修改。這些修改包括局部挖空參考面（模擬跨分割）、線寬變化（模擬阻抗變化）、線間距變化（模擬耦合度變化）。

DEMO板準(zhǔn)備好之后就開始仿真。

新規(guī)矩，流程走一遍。

進(jìn)行阻抗耦合檢查的功能塊在PowerSI中，啟動(dòng)之后加載PCB文件（DEMO是allegro的PCB，可以直接打開），使能Trace Imp/Cpl/Ref Check。

檢查層疊是否正確，如果不正確，需要手動(dòng)修改。Sigrity會(huì)讀取PCB文件包含的層疊信息，但并不總是正確讀取的，有時(shí)候會(huì)出現(xiàn)錯(cuò)誤，需要核對(duì)一下。

軟件中可以選擇對(duì)整版信號(hào)進(jìn)行仿真，也可以選擇對(duì)指定信號(hào)進(jìn)行仿真。這里我們只選擇剛剛處理過的信號(hào)進(jìn)行仿真，也就是主芯片U12到DDR顆粒U11的信號(hào)。

流程為點(diǎn)擊設(shè)置網(wǎng)絡(luò)分組（Setup Net Groups），在彈出的對(duì)話框中搜索U11（設(shè)置為TX器件），然后在搜索結(jié)果中勾選U11，點(diǎn)擊下一步，這樣TX部分的設(shè)置就完成了

軟件會(huì)自動(dòng)進(jìn)入到RX的設(shè)置，由于我們的內(nèi)存顆粒只和主控IC連接，所以這里只有一個(gè)U12可以選擇，勾選之后下一步。

接下來設(shè)置電源和GND網(wǎng)絡(luò)，設(shè)置后這些網(wǎng)絡(luò)不會(huì)參與到阻抗的計(jì)算中，設(shè)置與否對(duì)結(jié)果沒太大影響，直接下一步進(jìn)入到仿真網(wǎng)絡(luò)的選擇，這里可以選擇感興趣的網(wǎng)絡(luò)進(jìn)行仿真，也可以全選，直接下一步，最后會(huì)讓對(duì)參數(shù)設(shè)置進(jìn)行確認(rèn)，點(diǎn)擊Finish完成設(shè)置。（此次流程中這幾步的設(shè)置都比較粗糙，這是由于做這個(gè)仿真計(jì)算速度很快，沒必要精細(xì)化的分組處理。當(dāng)然如果有需求也可以進(jìn)行詳細(xì)的分組設(shè)置。）

最后
需要設(shè)置的是仿真的約束條件，點(diǎn)擊Setup Trace Check Parameters進(jìn)入設(shè)置菜單，第一步需要設(shè)置檢查項(xiàng)，這里選擇阻抗與耦合都進(jìn)行檢查。第二步設(shè)置耦合參數(shù)，在這個(gè)參數(shù)之下的耦合量都會(huì)被系統(tǒng)忽略。第三步設(shè)置需要仿真的網(wǎng)絡(luò)，這里選擇我們剛剛設(shè)置的分組。第四步，如果有共面阻抗之類的，可以勾選 Colanar Traces的選項(xiàng)。

鼠標(biāo)移動(dòng)到走線上會(huì)顯示具體的阻抗，從上面可以明顯看到我們加寬線寬的走線以及挖掉最近參考層的走線和正常走線相比有明顯的偏差。

查看耦合度可以通過Coupling Layout Overlay顯示，這里也可以看見將走線間距改小之后耦合度增加。

有兩點(diǎn)需要注意：第一個(gè)是這個(gè)功能計(jì)算出來的阻抗和SI9000會(huì)有一點(diǎn)偏差。第二個(gè)是其耦合度檢查只能檢查同層之間的耦合，對(duì)于不同層之間的耦合還無法進(jìn)行檢查。不過在絕大多數(shù)的設(shè)計(jì)中，現(xiàn)有的這個(gè)功能已經(jīng)夠用了，通過這個(gè)方式可以非�？焖俚膶�(duì)整版或是重點(diǎn)關(guān)注的信號(hào)進(jìn)行阻抗及耦合的檢查，找到設(shè)計(jì)的薄弱環(huán)節(jié)進(jìn)行整改。

來源：公眾號(hào)：pcb設(shè)計(jì)與信號(hào)完整性作者：十四

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